[📚세미피디아] Through Glass Via (TGV 기술), 유리 기판이란?

TGV, 유리기판이란?

최근 반도체 업계에서는 TGV(Through-Glass Via, 유리 관통 비아) 및 유리기판(Glass Substrate) 기술이 주목받고 있습니다. 이는 차세대 반도체 패키징 기술에서 중요한 역할을 하며, 특히 고성능 GPU 및 AI 가속기를 위한 핵심 요소로 떠오르고 있습니다. 기존 반도체 패키징 기술은 실리콘이나 유기 기판을 기반으로 했지만, 고밀도 트랜지스터 집적과 더 높은 대역폭 요구를 충족하기 위해 유리기판이 대안으로 떠오른 것입니다.

TGV는 유리기판에 초미세 구멍을 뚫어 전기적 연결을 가능하게 하는 기술로, 기존 기판 대비 전력 효율성과 신호 무결성(signal integrity)을 향상시키는 특징이 있습니다. AI 반도체가 요구하는 고속 데이터 전송 및 발열 관리 측면에서 유리기판과 TGV 기술은 필수적인 요소로 자리 잡고 있습니다.

유리기판(Glass Substrate)으로의 전환

기존의 실리콘 인터포저 및 PCB의 한계를 극복하기 위해 유리기판(Glass Substrate) 기술이 대안으로 떠오르고 있습니다. 유리기판은 기존 PCB보다 더욱 정밀한 배선 구현이 가능하며, 열 안정성이 높아 반도체 칩과 HBM 간 신호 전송을 더욱 원활하게 할 수 있습니다.

유리기판이 주목받는 이유

1. 더 미세한 배선 구현 가능
   유리는 기존 PCB보다 더욱 정밀한 패턴을 형성할 수 있어, 고속 신호 전송이 필요한 AI 반도체에 적합합니다.
2. 높은 열 안정성
   실리콘 인터포저나 유기물 기판은 열팽창 문제로 인해 변형될 수 있지만, 유리기판은 열 변형이 적어 안정적으로 신호를 전송할 수 있습니다.
3. 비용 절감 가능성
   현재 실리콘 인터포저는 고가이지만, 유리기판은 대량 생산이 가능해지면 생산 단가를 낮출 수 있습니다.
4. TSMC, 엔비디아, 인텔 등 주요 기업들의 투자
   이미 TSMC는 유리기판 연구에 집중하고 있으며, 엔비디아, 인텔, 삼성전자, SK하이닉스 등도 유리기판 도입을 준비 중입니다.

기존 반도체 패키징 방식과 문제점

기존 반도체 패키징 기술은 크게 두 가지로 나뉩니다.

1. 와이어 본딩(Wire Bonding) 방식
   • 반도체 칩과 기판을 얇은 금속 와이어로 연결하는 방식입니다.
   • 과거에는 널리 사용되었지만, 신호 간섭과 속도 문제로 인해 현재 고성능 칩에서는 거의 사용되지 않습니다.
2. 플립칩 BGA(Flip-Chip Ball Grid Array, FC-BGA) 방식
   • 반도체 칩을 기판에 뒤집어 부착하고, 솔더볼(Solder Ball)을 이용해 신호를 전달하는 방식입니다.
   • 현재 고성능 반도체에서 널리 사용되며, 기존 와이어 본딩 방식보다 신호 전송 속도가 빠르고 패키지 크기를 줄일 수 있습니다.

하지만, 이러한 기존 방식들은 칩의 집적도가 높아지고 신호 전송량이 증가함에 따라 다음과 같은 한계를 보이고 있습니다.

1. 신호 전송 간섭 및 손실 증가
2. 열 발생 증가로 인한 안정성 문제
3. 패키지 크기의 제한

이를 해결하기 위한 대안으로 유리기판(Glass Substrate) 이 등장하게 되었습니다.

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유리기판이 필요한 이유

기존 반도체 패키징 기술에서 가장 큰 문제는 칩과 기판 사이의 신호 전송 문제입니다. 반도체 칩이 고성능화되면서 데이터 전송 속도가 빨라지고 신호의 개수가 증가하게 되었습니다. 하지만 기존 PCB 기판 은 신호 밀도가 높아질수록 간섭과 손실이 발생하는 문제가 있었습니다.

또한, 기존 인터포저(Interposer) 방식에서는 실리콘 인터포저 를 사용하지만, 실리콘 인터포저는 생산 비용이 높고 생산량이 한정되어 있습니다. 특히, 웨이퍼에서 인터포저를 만들다 보니 웨이퍼당 생산량이 제한 된다는 점이 가장 큰 병목으로 작용하고 있습니다.

이러한 문제를 해결하기 위해 TSMC, 인텔, 삼성전자, SK하이닉스 등 주요 반도체 기업들이 유리기판 기술을 연구하고 있습니다.

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유리기판(Glass Substrate)의 장점

1) 미세 배선 구현 가능

유리는 기존 PCB보다 더욱 정밀한 배선 형성이 가능합니다. 신호 밀도가 높은 최신 반도체 칩에 적합하며, 데이터 전송 속도를 향상시킬 수 있습니다.

2) 열 안정성 우수

실리콘 인터포저와 유기물 기판은 열팽창으로 인해 변형이 발생할 수 있지만, 유리기판은 열 변형이 적어 안정적인 신호 전송이 가능합니다.

3) 비용 절감 가능성

현재 실리콘 인터포저는 고가이며, 대량 생산이 어렵습니다. 반면, 유리기판은 생산 방식이 개선될 경우 비용 절감 효과를 기대할 수 있습니다.

4) 반도체 패키징의 차세대 대안

유리기판은 기존 PCB나 실리콘 인터포저의 한계를 보완할 수 있는 차세대 반도체 패키징 기술 로 주목받고 있습니다.

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유리기판이 적용될 분야

유리기판 기술은 기존 PCB 기반 패키징을 대체할 뿐만 아니라, 새로운 반도체 패키징 방식에서도 활용될 예정입니다.

1. 고성능 AI 반도체(GPU, TPU, NPU 등)
   • 엔비디아, 인텔, AMD 등 고성능 AI 반도체 기업들이 유리기판 기술을 연구 중입니다.
2. 서버 및 데이터 센터용 프로세서
   • 데이터 센터에서는 고속 데이터 전송과 높은 신뢰성이 요구되므로 유리기판이 적합합니다.
3. 모바일 및 소비자 전자기기
   • 스마트폰, 태블릿, 노트북 등에서도 유리기판 기술이 점차 적용될 가능성이 있습니다.

유리기판 양산의 핵심: TGV 기술

유리기판(Glass Substrate)이 반도체 패키징의 차세대 기술로 주목받고 있지만, 실제 양산 과정에서 해결해야 할 여러 가지 기술적 난제들이 존재합니다. 그중에서도 가장 중요한 문제 중 하나는 바로 TGV(Through-Glass Via, 유리 관통 비아) 기술입니다.

현재 반도체 패키징에서는 기존의 실리콘 인터포저 가 사용되고 있습니다. 하지만 실리콘 인터포저는 생산 비용이 높고, 웨이퍼당 생산 가능한 개수가 한정되어 있어 대량 생산이 어렵습니다. 이를 해결하기 위해 유리기판(Glass Substrate)을 활용한 글래스 인터포저 가 대안으로 제시되고 있습니다.

유리기판이 반도체 패키징에 적용되기 위해서는, 칩과 칩 사이의 신호를 원활하게 전달할 수 있도록 비아(Via, 기판을 관통하는 구멍) 를 뚫어야 합니다. 이 과정에서 사용되는 기술이 바로 TGV(Through-Glass Via, 유리 관통 비아) 입니다.

TGV를 통해 전기적 신호를 전달하고, 발열을 해소할 수 있습니다. 하지만 유리라는 소재의 특성상 구멍을 뚫는 과정에서 미세한 균열(Crack)이 발생할 가능성이 크며, 금속 충진(Filling) 과정에서도 접착 문제가 발생할 수 있습니다. 따라서, 유리기판을 상용화하기 위해서는 TGV 기술의 완성도가 높아야 합니다.

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TGV(Through-Glass Via) 기술의 주요 난제

1) 유리에 구멍을 뚫는 공정의 어려움

유리는 실리콘과 달리 잘 깨지는 성질을 가지고 있기 때문에 비아(Via)를 형성하는 과정에서 크랙(Crack)이 발생할 가능성이 큽니다. 따라서, 구멍을 뚫는 방식이 매우 중요합니다. 현재 대표적인 TGV 구현 방식은 다음과 같습니다.

① 레이저(Laser) 방식

• 고출력 레이저를 이용하여 유리를 녹이고, 특정 패턴으로 구멍을 뚫는 방식입니다.
• 레이저의 열로 인해 유리가 미세하게 변형될 가능성이 있으며, 균열이 발생할 수도 있습니다
• ② 습식 식각(Wet Etching) 방식
• 화학 용액을 사용하여 유리 표면을 부식시켜 구멍을 형성하는 방식입니다.
• 레이저보다 미세한 가공이 가능하지만, 균일한 형상을 유지하기 어려운 단점이 있습니다.
• ③ 건식 식각(Dry Etching) 방식
• 플라즈마(Plasma) 또는 기체 화학 반응을 이용하여 유리 표면을 가공하는 방식입니다.
• 정밀 가공이 가능하지만, 비용이 높고 공정 시간이 길다는 단점이 있습니다.

현재 반도체 업계에서는 레이저 방식과 습식/건식 식각 방식을 조합하여 최적의 방법을 찾는 연구가 진행 중입니다.

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2) 금속 충진(Filling) 문제

TGV 공정에서는 구멍을 뚫은 후, 전기 신호를 전달할 수 있도록 구리(Copper) 같은 금속을 채워야 합니다. 하지만, 유리와 금속의 열팽창 계수(CTE, Coefficient of Thermal Expansion)가 다르기 때문에, 접합 과정에서 내부 균열이 발생할 가능성이 큽니다.

• 유리의 열팽창 계수(CTE): 약 3 ppm/°C
• 구리의 열팽창 계수(CTE): 약 17 ppm/°C

즉, 온도 변화에 따라 금속이 팽창하거나 수축할 때 유리가 이를 견디지 못하고 미세한 크랙이 발생할 수 있습니다.
이 문제를 해결하기 위해 전기도금(Electroplating) 또는 화학기상증착(CVD) 방식을 사용하여 금속을 균일하게 채우는 연구가 진행되고 있습니다.

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3) 균일한 비아(Via) 형성의 어려움

TGV 공정에서 또 다른 난제는 비아(Via)의 크기를 균일하게 유지하는 것입니다.

• 비아의 크기가 일정하지 않으면 신호 간섭이 발생하고, 전기적 성능이 저하될 가능성이 있습니다.
• 특히, 비아가 너무 작거나 불균일하게 형성되면 금속 충진 과정에서 빈 공간이 생겨 불량률이 증가할 수 있습니다.

이를 해결하기 위해 레이저 드릴링과 식각 공정을 정밀하게 제어하는 연구가 활발하게 이루어지고 있습니다.

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3. TGV 기술 개발을 위한 기업들의 노력

현재 TGV 기술을 상용화하기 위해 다양한 기업들이 연구 개발에 집중하고 있습니다.

1. TSMC & 인텔
   • 차세대 반도체 패키징을 위해 TGV 기술을 연구 중입니다.
   • 특히, 고성능 AI 반도체에 적합한 글래스 인터포저 개발을 목표로 하고 있습니다.
2. 삼성전자 & SK하이닉스
   • 메모리 반도체(HBM) 및 AI 반도체 패키징을 위한 유리기판 적용을 검토하고 있습니다.
   • TGV 기술을 활용하여 신호 전송 속도를 향상시키는 연구를 진행 중입니다.
3. 독일 쇼트(Schott), 일본 아사히 글라스(AGC) 등 유리 전문 기업
   • 유리 소재의 내구성을 높이고, TGV 가공 공정을 최적화하는 연구를 진행하고 있습니다.
4. 반도체 장비 및 화학 업체
   • LPKF, TEL, Lam Research 등 다양한 장비 업체들이 유리 기판 가공을 위한 신기술을 개발하고 있습니다.
   • 특히, 레이저 드릴링 및 화학 식각 공정의 정밀도를 높이는 연구가 이루어지고 있습니다.

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반도체 패키징의 핵심 기술로 유리기판(Glass Substrate) 이 주목받고 있지만, 모든 유리가 반도체 패키징에 적합한 것은 아닙니다. 유리는 다양한 특성을 가지며, 유리의 평탄도, 열팽창 계수(CTE), 내열성, 내구성 등의 요소가 반도체 기판으로 적합해야 합니다. 이에 따라 독일의 쇼트(Schott), 미국의 코닝(Corning), 일본의 아사히 글라스(AGC) 등 유리 제조 기업들이 최적화된 유리를 개발하기 위해 경쟁하고 있습니다.

이번 글에서는 반도체 패키징용 유리가 가져야 할 특성 과 유리기판을 최적화하기 위한 기업들의 연구 방향 에 대해 알아보겠습니다.

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2. 반도체 패키징용 유리가 가져야 할 필수 특성

1) 평탄도(Flatness)

• 유리는 매우 높은 평탄도 를 제공할 수 있어, 미세한 배선 패턴을 균일하게 형성할 수 있습니다.
• 평탄도가 높을수록 감광액(Photoresist)이 균일하게 도포되며, 리소그래피 공정이 정밀해집니다.
• 2) 열팽창 계수(CTE, Coefficient of Thermal Expansion)
• 반도체 칩과 기판이 함께 사용될 때, 열에 의해 팽창하는 정도가 유사해야 합니다.
• 실리콘의 열팽창 계수(CTE)는 약 3 ppm/°C, 유리는 이에 맞추기 위해 조정이 필요합니다.
• 3) 내열성(Thermal Stability)
• 반도체 패키징 공정에서는 고온 공정(300~500°C 이상) 이 포함되므로, 유리는 고온에서도 변형이 없어야 합니다.
• 독일의 쇼트(Schott) 는 특정 화학 조성을 통해 열 안정성을 조절하는 연구를 진행 중입니다.
• 4) 내구성(Durability)
• 유리는 일반적으로 깨지기 쉬운 소재이므로, 충격에 대한 내구성이 강화되어야 합니다.
• 특히, 유리에 미세한 구멍을 뚫어야 하는 TGV(Through-Glass Via) 공정 에서 균열(Crack) 방지가 중요한 요소입니다.
• 5) 감광액 접착성(Photoresist Adhesion)
• 반도체 패키징 공정에서 감광액이 유리 표면에 잘 부착되어야 정밀한 패턴을 형성할 수 있습니다.
• 일부 유리는 표면 에너지가 낮아 감광액이 잘 붙지 않으며, 이를 해결하기 위한 추가적인 표면처리 기술이 필요합니다.

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3. 유리기판 최적화를 위한 기업들의 연구

1) 쇼트(Schott) – 독일

• 열팽창 계수를 맞춤형으로 조절할 수 있는 유리 개발
• 초평탄(ultra-flat) 유리 제조 기술 연구
• TGV 공정에서 균열을 최소화하는 유리 조성 연구

쇼트는 반도체 패키징뿐만 아니라 디스플레이 및 광학용 유리 도 연구하고 있으며, 반도체 기판의 절연성과 내열성 강화 에 집중하고 있습니다.

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2) 코닝(Corning) – 미국

• 높은 내구성(Hardness)과 경도(Hardness) 유리 개발
• 투명도가 높은 고순도 유리를 활용한 미세 패턴 가공 연구
• 플렉서블(Flexible) 유리 연구

코닝은 Gorilla Glass 로 유명하며, 내구성이 우수한 유리를 개발하는 데 강점을 가지고 있습니다. 반도체 기판에서 유리의 충격 내성을 강화하는 기술 을 개발하고 있습니다.

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3) 아사히 글라스(AGC) – 일본

• 반도체용 유리기판의 대량 생산 연구
• 유리의 평탄도를 유지하면서도 비용을 낮추는 공정 개발
• 반도체 패키징용 감광액 접착성 향상 연구

AGC는 디스플레이용 유리 뿐만 아니라 반도체용 유리기판 연구도 활발히 진행 중이며, 대량 생산 가능성을 높이는 기술 개발 에 집중하고 있습니다.

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4. 결론: 유리기판의 상용화, 핵심은 ‘맞춤형 유리’

유리기판은 기존 PCB 기판이나 실리콘 인터포저의 한계를 해결할 수 있는 차세대 반도체 패키징 기술 로 주목받고 있습니다. 하지만, 유리의 특성을 최적화해야만 반도체 패키징에 적용할 수 있습니다.

현재 유리기판 개발의 핵심은 다음과 같습니다.

1. 열팽창 계수(CTE)를 실리콘과 맞추는 기술
2. 미세 패턴 가공이 가능한 초평탄 유리 개발
3. TGV 공정에서 균열(Crack) 방지 기술 적용
4. 고온 공정에서도 변형이 없는 내열성 강화

이에 따라 독일의 쇼트, 미국의 코닝, 일본의 아사히 글라스 등 유리 제조 기업들이 반도체 패키징에 적합한 맞춤형 유리를 개발하기 위해 경쟁하고 있습니다.

유리기판이 차세대 반도체 패키징의 표준이 될 수 있을지, 앞으로의 기술 발전을 주목할 필요가 있습니다.

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다음 글에서는 유리기판의 대량 생산 가능성과 실제 적용 사례 에 대해 더욱 자세히 다뤄보겠습니다.
많은 관심 부탁드립니다!

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1. TGV란?

오늘날 반도체 및 전자 패키징 기술이 발전함에 따라 고성능, 고밀도의 상호 연결 기술이 점점 더 중요해지고 있습니다. 그중에서도 유리관통비아(Through Glass Via, TGV)는 뛰어난 전기적 특성과 열 안정성 덕분에 차세대 인터포저 및 고성능 패키징 기술의 중요한 요소로 주목받고 있습니다.

TGV는 특히 RF, MEMS, 광전자 패키징 등에서 기존 TSV 기술보다 더 나은 성능을 제공하며, 차세대 고주파 통신 및 광전자 기술에서 필수적인 역할을 담당하고 있습니다.

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2. TGV와 TSV의 차이

TGV(Through Glass Via)와 TSV(Through Silicon Via)는 모두 반도체 패키징 및 상호 연결 기술의 중요한 요소로, 3D 및 2.5D 집적 회로 패키징에서 널리 사용됩니다. 그러나 두 기술은 기판 소재와 공정 방식에서 근본적인 차이를 보입니다.

TSV의 개념

TSV(Through Silicon Via)는 실리콘 기판을 관통하는 수직 전기 연결 구조를 의미합니다. 이는 반도체 칩을 3D로 적층하고, 칩 간의 전기적 신호를 효과적으로 전달할 수 있도록 설계된 기술입니다. TSV는 낮은 저항성과 높은 전류 전달 능력을 제공하며, 고성능 컴퓨팅과 메모리 패키징에 주로 사용됩니다.

TSV는 기존 와이어 본딩 방식과 비교하여 집적도 향상, 패키징 크기 축소, 신호 지연 시간 단축 등의 장점을 가집니다. 최근 TSV 기술은 DDR5 메모리 및 HBM(High Bandwidth Memory)과 같은 차세대 고속 메모리에 적용되어 고속 데이터 전송과 저전력 소비를 가능하게 합니다.

TGV가 등장한 이유

기존의 TSV 기술은 실리콘을 기반으로 하기 때문에 특정 애플리케이션에서 한계를 가질 수 있습니다. 예를 들어, 고주파 응용에서는 낮은 기생 캐패시턴스와 높은 절연 특성을 요구하는데, 실리콘은 전기적 손실이 발생할 가능성이 높습니다. 이에 반해 유리는 높은 절연 특성과 낮은 손실 특성을 제공하여 RF 및 광전자 패키징에 더 적합한 솔루션으로 떠오르게 되었습니다.

또한, 유리는 CTE(열팽창 계수) 조정이 가능하여 실리콘보다 뛰어난 열 안정성을 제공하며, 유리 기판을 활용하면 고밀도 비아(Via) 형성이 가능하여 패키징 기술에서 더욱 유리한 선택지가 됩니다.

공통점과 차이점

공통점

1. 수직 전기적 상호연결: 두 기술 모두 기판을 관통하는 전기적 연결을 형성하여 다층 칩과 기판 간의 고속 데이터 전송을 지원합니다.
2. 패키징 소형화 및 성능 향상: 전력 소비를 줄이고 신호 전송 속도를 향상시키면서도 집적도를 증가시켜 차세대 전자 제품의 성능을 높이는 역할을 합니다.
3. 다양한 응용 분야: 고성능 컴퓨팅, MEMS, RF 패키징, 광전자 패키징 등의 분야에서 사용됩니다.

차이점

특성 TGV (Through Glass Via) TSV (Through Silicon Via)

기판 소재유리실리콘

전기적 특성	높은 절연성, 낮은 기생 캐패시턴스	낮은 저항성, 높은 전류 전달 능력
열팽창 계수(CTE)	조정 가능하여 실리콘 대비 열 안정성이 높음	반도체 칩과 동일하여 신뢰성 확보 가능
제조 비용	상대적으로 저렴	고비용, 복잡한 공정
비아 크기 및 종횡비	더 큰 직경과 높은 종횡비 구현 가능	상대적으로 작은 직경과 낮은 종횡비
광학적 특성	투명하여 광전자 및 광학 센서에 유리	불투명하여 광학적 응용에는 부적합

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3. TSV의 제작 공정

TSV(Through Silicon Via)의 제작 공정은 실리콘 기판을 통해 전기적 연결을 생성하는 복잡한 다단계 공정으로 구성됩니다.

1. 실리콘 기판 준비: 웨이퍼를 세척하고, 필요에 따라 산화층을 형성하여 절연 특성을 부여합니다.
2. 비아 형성: 반도체 기판을 통해 미세한 홀(비아)을 형성하는 단계로, 일반적으로 딥 리액티브 이온 식각(Deep Reactive Ion Etching, DRIE) 기법이 사용됩니다.
3. 절연층 및 라이너 증착: 전기적 절연을 위해 비아 내부에 산화 실리콘(SiO2) 또는 실리콘 나이트라이드(Si3N4) 층을 증착합니다.
4. 전도층 증착: 비아 내부를 금속(구리, 텅스텐 등)으로 채우기 위해 물리적 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 사용합니다.
5. CMP(화학 기계 연마): 웨이퍼 표면을 평탄화하여 패터닝 공정을 최적화합니다.
6. 전기적 테스트 및 패키징: TSV가 정상적으로 동작하는지 확인한 후, 인터포저 또는 다른 칩과의 패키징을 진행합니다.

TSV 기술은 삼성전자, SK하이닉스 등의 기업에서 HBM 메모리 및 DDR5 DRAM 등에 적용되어 성능을 극대화하고 있습니다.

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4. TGV의 제작 공정

TGV(Through Glass Via)의 제작 공정은 실리콘 기반 TSV와 달리 유리 기판을 활용하는 방식이며, 고유한 가공 방법이 필요합니다.

1. 유리 기판 준비: 적절한 두께와 특성을 가진 유리 웨이퍼를 선정하고, 세척하여 불순물을 제거합니다.
2. 비아 형성: 레이저 드릴링, 연마젯 가공(AJM), 전기화학적 방전 가공(ECDM), 감광성 유리 기술 등을 이용하여 유리 기판을 통해 미세 홀을 가공합니다.
3. 비아 내벽 처리: 비아 내부를 매끄럽게 가공하고, 필요에 따라 절연층을 증착하여 전기적 신뢰성을 높입니다.
4. 금속화 공정: 구리(Cu), 은(Ag) 또는 텅스텐(W) 등의 금속을 이용해 전도층을 형성합니다.
5. 평탄화 및 후처리: 웨이퍼 표면을 정밀 연마하여 평탄도를 확보하고, 비아 내부의 전도층이 적절하게 연결되었는지 검사합니다.
6. 검사 및 패키징: 최종적으로 전기적 테스트를 수행한 후, 패키징 단계로 넘어가 반도체 칩 또는 센서와 결합합니다.

TGV 기술은 5G 통신, MEMS 센서, 광전자 패키징 등에서 핵심적인 역할을 하고 있습니다.

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5. 결론

TGV 기술은 TSV의 한계를 보완하며, 차세대 패키징 기술에서 중요한 역할을 담당하고 있습니다. 앞으로의 발전을 통해 더욱 다양한 산업에 적용될 것으로 기대됩니다.

레티클 사이즈(Reticle Size)의 한계

반도체 제조 공정에서 레티클(Reticle)은 광학 리소그래피(Lithography) 공정에서 웨이퍼 위에 회로 패턴을 인쇄하는 데 사용되는 포토마스크(Photomask)입니다. 하지만 레티클에는 크기 제한이 있으며, 이는 반도체 칩의 크기와 집적도에 직접적인 영향을 미칩니다.

현재 반도체 업계에서 사용되는 대표적인 EUV(Extreme Ultraviolet) 리소그래피 시스템을 제공하는 ASML의 장비는 레티클의 최대 크기를 약 26mm × 33mm로 제한하고 있습니다. 이 제한 때문에 단일 다이(Die)의 크기가 너무 커지면 한 번의 노광(Lithography Exposure) 공정에서 모든 회로를 형성할 수 없게 되며, 결과적으로 칩을 여러 개의 다이(Chiplet)로 분할하여 패키징해야 하는 상황이 발생합니다.

레티클 사이즈 한계가 반도체 생산에 미치는 영향은 다음과 같습니다.

1. 고성능 칩의 대형화 제한
   • AI 반도체 및 데이터센터용 고성능 GPU(H100, B100 등)는 대규모 트랜지스터 집적을 요구합니다. 하지만 레티클 크기의 물리적 한계로 인해 단일 다이의 크기를 무한정 키울 수 없으며, 결국 MCM(Multi-Chip Module) 패키징 방식이 필요해집니다.
2. CoWoS 및 유리기판(Glass Substrate)과의 관계
   • 엔비디아의 최신 AI 가속기들은 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술을 활용하여 여러 개의 다이를 하나의 기판(Substrate) 위에 배치하는 방식을 채택하고 있습니다.
   • 기존 유기기판(Organic Substrate)은 전력 및 신호 전달 효율이 한계에 다다랐기 때문에, 차세대 패키징에서는 유리기판(Glass Substrate)과 TGV(Through-Glass Via) 기술이 필요해지고 있습니다.
3. 생산 공정에서의 병목 현상
   • 레티클 크기가 제한되면서 단일 칩을 여러 개의 다이로 나누어야 하며, 이를 다시 조립하는 첨단 패키징(Advanced Packaging) 공정이 필수적입니다.
   • 하지만 이러한 패키징 공정(특히 CoWoS)은 TSMC의 생산 용량 제한으로 인해 공급 병목 현상을 유발하고 있습니다.

레티클 사이즈의 한계는 반도체 칩의 크기를 제한하며, 이에 따라 고성능 AI 반도체의 설계와 생산 방식에도 영향을 미치고 있습니다. 특히, MCM 방식과 CoWoS 패키징, 유리기판 기반의 차세대 패키징 기술이 이러한 한계를 극복하기 위한 핵심 요소로 떠오르고 있습니다. 하지만 TSMC의 CoWoS 생산 용량과 유리기판 기술의 성숙도가 아직 충분히 따라오지 못하고 있어, 엔비디아가 원하는 만큼 빠르게 GPU를 생산하기 어려운 상황이 이어지고 있습니다.

인터포저(Interposer) 기술과 CoWoS 패키징

위의 어려움을 극복하기 위해 최근 고성능 AI 반도체 및 GPU는 단일 다이(Die) 방식에서 MCM(Multi-Chip Module) 방식으로 전환되고 있습니다. 이를 가능하게 하는 핵심 기술이 인터포저(Interposer)이며, 이와 함께 TSMC의 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술이 필수적으로 사용됩니다.

인터포저는 칩(Chiplet) 간의 고속 데이터 전송과 집적도를 높이기 위한 중간 기판입니다. 기존 반도체 기판보다 훨씬 정밀한 배선과 신호 무결성을 제공하며, 고대역폭 메모리(HBM)와 같은 초고속 인터커넥트 기술을 GPU 및 AI 가속기와 연결하는 데 활용됩니다.

인터포저의 주요 역할은 다음과 같습니다.

1. 칩 간 연결 및 데이터 전송 속도 향상
   • HBM(High Bandwidth Memory)과 GPU, AI 칩 간의 데이터 전송 속도를 극대화.
   • 기존 PCB 기판보다 훨씬 높은 배선 밀도를 제공.
2. 전력 및 신호 무결성 개선
   • 칩 간 신호 지연(Latency) 최소화 및 전력 효율성 향상.
   • 고성능 AI 반도체의 성능을 극대화하는 데 필수적.
3. 실리콘 인터포저(Silicon Interposer)와 유리 인터포저(Glass Interposer)
   • 실리콘 인터포저: 기존 인터포저 기술로, 고집적도를 제공하지만 크기 확장이 어려움.
   • 유리 인터포저(Glass Interposer): 차세대 인터포저로 연구되고 있으며, TGV(Through-Glass Via) 기술을 활용하여 신호 무결성과 크기 확장성을 개선.

인터포저 크기와 생산 한계

인터포저는 칩과 메모리 간 신호 연결을 위해 사용되며, 반도체 칩 자체보다 더 큰 크기로 제작됩니다. 일반적으로 레티클 크기의 3.3배~8배 크기의 인터포저가 필요합니다.

웨이퍼 한 장에서 나올 수 있는 인터포저 개수는 제한적이며, 레티클 크기의 3.3배 인터포저를 만들 경우 웨이퍼 한 장에서 약 10~20개 정도가 나오게 됩니다. 만약 5배 이상의 크기로 제작된다면 한 웨이퍼에서 나올 수 있는 인터포저 수는 더욱 줄어들게 됩니다.

이처럼 인터포저 자체가 큰 면적을 차지하기 때문에 생산성이 낮아지고, TSMC가 원하는 만큼 빠르게 생산할 수 없는 병목 현상이 발생합니다.

CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징

CoWoS는 TSMC의 첨단 패키징 기술로, 인터포저를 활용하여 여러 개의 칩을 하나의 패키지로 집적하는 방식입니다.
이 기술은 특히 엔비디아(NVIDIA)의 최신 GPU 및 AI 가속기에 필수적으로 사용되고 있으며, 현재 생산 병목 현상(Bottleneck)의 주요 원인 중 하나로 지목되고 있습니다.

CoWoS 패키징 과정은 다음과 같습니다.

1. 웨이퍼에 칩(Die) 부착
   • 다이(Die)를 웨이퍼에 직접 장착하여 집적도를 높임.
2. 인터포저 연결
   • 실리콘 또는 유리 인터포저를 사용하여 다이 간 신호 연결.
3. 기판(Substrate) 위에 배치 및 완성
   • 인터포저를 통해 HBM 및 기타 구성 요소를 GPU와 연결하여 완성.

CoWoS 패키징의 한계와 생산 병목 현상

1. 제한된 생산 용량
   • TSMC의 CoWoS 패키징 공정이 물리적으로 제한적이기 때문에, 엔비디아의 AI GPU를 원하는 만큼 빠르게 생산할 수 없음.
   • 글로벌 AI 반도체 수요 폭증으로 인해 CoWoS 공정이 과부하 상태.
2. 인터포저 크기 제한
   • 현재 실리콘 인터포저는 크기 확장이 어렵고 비용이 높음.
   • 이를 해결하기 위해 유리기판(Glass Substrate)과 TGV(Through-Glass Via) 기술이 연구되고 있지만, 아직 대량 생산 단계에 도달하지 못함.
3. 유리기판과 차세대 패키징 기술의 필요성
   • 기존 유기 기판(Organic Substrate)은 신호 무결성과 대역폭 측면에서 한계가 있음.
   • 유리기판과 CoWoS-X(차세대 CoWoS 패키징) 기술이 대안으로 떠오르고 있음.

CoWoS의 종류

TSMC의 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술은 고성능 컴퓨팅(HPC), AI 가속기, 데이터센터 GPU 등에서 사용되며, 기존 2.5D 패키징 기술의 한계를 극복하기 위해 지속적으로 발전하고 있습니다. CoWoS는 칩의 성능과 집적도를 극대화하면서도 효율적인 전력 관리와 신호 무결성을 제공하는 첨단 패키징(Advanced Packaging) 기술입니다.

CoWoS에는 여러 가지 변형 기술이 존재하며, 칩 설계 방식과 인터포저 구조에 따라 구분됩니다.

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1. CoWoS-S (Silicon Interposer 기반)

특징

• 기존 CoWoS 패키징 방식으로 실리콘 인터포저(Silicon Interposer)를 사용.
• 여러 개의 칩(Chiplet)과 HBM(High Bandwidth Memory)을 연결하여 높은 데이터 전송 속도를 제공.
• 엔비디아 H100, AMD MI300과 같은 고성능 AI 반도체 및 GPU에서 널리 사용됨.

장점

• 고속 데이터 전송을 위한 초미세 배선 가능.
• 높은 트랜지스터 집적도 및 신호 무결성 유지.

단점

• 실리콘 인터포저 크기 제한 (물리적으로 2x 레티클 크기를 넘기 어려움).
• 제조 비용이 높음 (실리콘 웨이퍼 기반).

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2. CoWoS-R (Reconstructed Substrate 기반)

특징

• 유기 기판(Organic Substrate)과 실리콘 브릿지(Silicon Bridge) 기술을 결합한 방식.
• 실리콘 인터포저보다 비용이 저렴하고 크기 확장이 용이함.
• HBM과 여러 개의 칩을 연결하는 데 유연성이 높음.

장점

• 대형 기판 제작 가능, 실리콘 인터포저의 크기 한계를 극복.
• 제조 비용이 CoWoS-S보다 낮음.

단점

• 실리콘 인터포저 대비 배선 밀도가 낮아 신호 전송 효율이 떨어질 가능성이 있음.

3. CoWoS-L (Large Interposer 기반)

특징

• 기존 CoWoS-S에서 인터포저 크기를 더욱 확장한 버전.
• 여러 개의 칩(Chiplet)을 연결하여 대규모 연산을 지원하는 슈퍼컴퓨터 및 AI 서버용으로 사용됨.
• 멀티 인터포저(Multi-Interposer) 기술을 활용하여 기존 실리콘 인터포저의 크기 한계를 극복.

장점

• 초대형 GPU 및 AI 가속기 패키징 가능.
• HBM 연결 수 확장 가능 (더 많은 메모리 지원).

단점

• 복잡한 제조 공정으로 인해 수율이 낮고 비용이 높음.

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4. CoWoS-X (차세대 CoWoS, 유리기판 기반)

특징

• 기존 실리콘 인터포저 대신 유리기판(Glass Substrate)과 TGV(Through-Glass Via, 유리 관통 비아) 기술을 사용.
• 기존 실리콘 인터포저 대비 더 낮은 비용으로 대형 패키징 가능.
• TSMC가 개발 중이며 차세대 AI 반도체와 고성능 데이터센터용 칩에서 채택될 가능성 높음.

장점

• 기판 크기 확장 가능, 기존 실리콘 인터포저의 크기 제한 극복.
• 전력 효율 개선 및 신호 무결성 향상.

단점

• 아직 연구 및 양산 초기 단계, 본격적인 적용까지 시간이 필요함.

CoWoS 유형 인터포저 타입 주요 특징 장점 단점

CoWoS-S	실리콘 인터포저	기존 2.5D 패키징, 고속 데이터 전송	고밀도 배선, 높은 신호 무결성	크기 제한, 높은 비용
CoWoS-R	유기 기판 + 실리콘 브릿지	비용 절감형 패키징	저비용, 대형 기판 가능	배선 밀도 낮음
CoWoS-L	확장형 실리콘 인터포저	대형 AI GPU 지원	초대형 패키징 가능	높은 제조 비용
CoWoS-X	유리기판 + TGV	차세대 패키징	저비용, 크기 확장 가능	아직 초기 연구 단계

현재 엔비디아(NVIDIA), AMD, 인텔(Intel) 등의 기업들은 CoWoS-S 및 CoWoS-L을 주로 사용하고 있으며, TSMC는 CoWoS-X(유리기판 기반 패키징) 개발을 가속화하고 있습니다.

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