[📚세미피디아] 2.5D, 3D integrated circuit이란?

 

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2.5D integrated circuit

https://en.wikipedia.org/wiki/2.5D_integratedcircuit

2.5D 통합 회로(2.5D IC)는 실리콘 관통 비아(TSV)를 사용하지 않고 단일 패키지 내에 여러 개의 집적 회로 다이를 결합하는 고급 패키징 기술이다. "2.5D"라는 용어는 TSV를 사용하는 3D-IC가 새로웠고 여전히 매우 어려웠을 때 등장했다. 칩 설계자들은 수직으로 적층하는 대신 기판 위에 베어 다이를 나란히 배치함으로써 3D 통합의 많은 장점을 근사할 수 있다는 것을 깨달았다. 피치가 매우 작고 상호 연결이 매우 짧다면, 이 조립체는 2D 회로 기판 조립보다 더 나은 크기, 무게 및 전력 특성을 가진 단일 구성 요소로 패키징될 수 있다. 이러한 중간 단계의 3D 통합은 농담으로 "2.5D"라고 불렸고 그 이름이 굳어졌다.

2.5D는 단순히 "3D로 가는 중간 단계"를 넘어서 많은 이점을 보이고 있다. 기판 위에 베어 다이를 옆으로 배치하는 것은 수직 적층보다 열 발생을 줄일 수 있다. 또한 2.5D 조립체를 업그레이드하거나 수정하는 것은 새 구성 요소로 교체하고 기판을 개조하는 것만으로 가능하여, 전체 3D-IC 또는 시스템 온 칩(SoC)을 다시 작업하는 것보다 훨씬 빠르고 간단하다.

2.5D 조립체 중 일부는 TSV와 3D 구성 요소를 포함하기도 한다. 여러 파운드리 업체들이 이제는 2.5D 패키징을 지원하고 있다. 2.5D 조립의 성공으로 "칩릿"이라는 개념이 등장했는데, 이는 조립기판 위에 조합할 수 있는 작은 기능 회로 블록이다. 일부 고급 제품들은 이런 LEGO 스타일의 칩릿을 이미 활용하고 있으며, 전문가들은 이러한 칩릿 생태계의 출현을 예측하고 있다. 기판은 사진 리소그래피 스캐너나 스테퍼로 투사할 수 있는 최대 면적인 레티클 크기보다 클 수 있다.

https://www.youtube.com/watch?v=Hvi5WnrQv7Q&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

 

 

Three-dimensional integrated circuit

https://en.wikipedia.org/wiki/Three-dimensional_integratedcircuit

3차원 집적 회로(3D IC)는 실리콘 관통 비아(TSV) 또는 구리-구리 연결과 같은 수직 상호 연결을 사용하여 16개 이상의 IC를 적층하고 상호 연결하여 단일 디바이스로 동작하게 함으로써, 기존 2차원 공정보다 성능 향상과 전력 및 면적 감소를 달성하는 MOS(금속-산화물 반도체) 집적 회로(IC)이다. 3D IC는 마이크로 전자 및 나노 전자 공학에서 전기 성능 이점을 달성하기 위해 Z 방향을 활용하는 여러 3D 통합 기술 중 하나이다.

3D 집적 회로는 글로벌(패키지), 중간(본드 패드) 및 로컬(트랜지스터) 수준의 상호 연결 계층 수준에 따라 분류될 수 있다. 일반적으로 3D 통합은 3D 웨이퍼 레벨 패키징(3DWLP), 2.5D 및 3D 중간층 기반 통합, 3D 적층 IC(3D-SIC), 3D 이종 집적 및 3D 시스템 통합과 같은 다양한 기술을 포함하는 광범위한 용어이다.

지소 기술 로드맵 위원회(JIC)와 국제 반도체 기술 로드맵(ITRS)과 같은 국제 기구들이 3D 통합 기술의 다양한 분류를 위해 노력해 왔다. 2010년대 현재, 3D IC는 NAND 플래시 메모리와 모바일 기기에 널리 사용되고 있다.

https://www.youtube.com/watch?v=7_yXxvy3pMo&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

3D IC의 유형

3D IC와 3D 패키징의 차이

3D 패키징은 와이어 본딩 및 플립 칩과 같은 전통적인 상호 연결 방식을 활용하여 수직 적층을 달성하는 3D 통합 기술을 의미한다. 3D 패키징은 3D 시스템 인 패키지(3D SiP)와 3D 웨이퍼 레벨 패키지(3D WLP)로 나뉜다. 오랫동안 주류 제조에 사용되어 왔으며 잘 구축된 인프라를 가진 3D SiP에는 와이어 본드로 상호 연결된 적층 메모리 다이와 와이어 본드 또는 플립 칩 기술로 상호 연결된 패키지 온 패키지(PoP) 구성이 포함된다. PoP는 이질적인 기술을 수직으로 통합하는데 사용된다. 3D WLP는 재분배 층(RDL)과 웨이퍼 범핑 공정과 같은 웨이퍼 레벨 프로세스를 사용하여 상호 연결을 형성한다.

2.5D 중간층은 실리콘, 유리 또는 유기 중간층에 TSV와 RDL을 사용하여 옆으로 나란히 다이를 상호 연결하는 3D WLP 유형이다. 모든 유형의 3D 패키징에서 패키지 내의 칩들은 일반 인쇄 회로 기판에 장착된 별도의 패키지와 마찬가지로 오프-칩 신호를 사용하여 통신한다. 중간층은 실리콘으로 만들어질 수 있으며 연결된 다이 아래에 위치한다. 설계는 여러 다이로 분할될 수 있고 이를 마이크로 범프를 사용하여 중간층에 장착할 수 있다.

3D IC는 TSV 상호 연결을 사용하여 IC 칩을 적층하는 고급 패키징 기술인 3D 적층 IC(3D SIC)와, ITRS에 명시된 바와 같이 온-칩 배선 계층의 로컬 수준에서 3D 상호 연결을 실현하는 단일 결정 3D IC로 나뉜다. 단일 결정 접근 방식의 첫 번째 사례는 삼성의 3D V-NAND 디바이스에서 볼 수 있다.

2010년대에는 3D IC 패키지가 모바일 기기의 NAND 플래시 메모리에 널리 사용되고 있다.

 

3D SiC

디지털 전자 시장은 최근 출시된 CPU 구성 요소에 맞추기 위해 더 높은 밀도의 반도체 메모리 칩을 필요로 하고 있으며, 다중 다이 적층 기술이 이 문제의 해결책으로 제안되었다. JEDEC은 2011년 11월 1-2일 캘리포니아 샌타클라라에서 열린 "서버 메모리 포럼"에서 "3D SiC" 다이 적층 계획을 포함한 향후 DRAM 기술을 공개했다. 2014년 8월, 삼성전자는 3D TSV 패키지 기술을 사용하는 DDR4(double-data rate 4) 메모리 기반의 64GB SDRAM 모듈을 서버용으로 생산하기 시작했다. 3D 적층 DRAM에 대한 최근 제안 표준에는 Wide I/O, Wide I/O 2, Hybrid Memory Cube, High Bandwidth Memory 등이 포함된다.

One master die and three slave dies

https://www.youtube.com/watch?v=nzV3YVeiGrM&t=6s&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

단일 결정 3D IC

진정한 단일 결정 3D IC는 단일 반도체 웨이퍼 상에 여러 층으로 구축되어 이후 3D IC로 다이싱된다. 단일 기판만 존재하므로 정렬, 박막화, 본딩 또는 실리콘 관통 비아가 필요하지 않다. 일반적으로 단일 결정 3D IC는 아직 개발 중인 기술이며 대부분의 전문가들이 양산까지 몇 년이 더 걸릴 것으로 보고 있다.

공정 온도 제한은 트랜지스터 제조를 두 단계로 나누어 해결할 수 있다. 층 전송 전에 수행되는 고온 단계 이후, 이온 절단 또는 층 전송 기술을 사용하여 절연체 상의 실리콘(SOI) 웨이퍼 생산에 사용되어온 방식으로 층을 전송한다. 저온(<400°C) 본딩 및 절단 기술을 활용하여 거의 결함이 없는 수십-수백 나노미터 두께의 실리콘 층을 생성하고, 이를 활성 트랜지스터 회로 위에 적층한 후 에칭 및 증착 공정으로 트랜지스터를 최종적으로 완성할 수 있다. 이러한 단일 결정 3D IC 기술은 DARPA 지원 하에 스탠포드 대학에서 연구되었다.

CEA-Leti 또한 순차적 3D IC라 불리는 단일 결정 3D IC 접근 방식을 개발했다. 2014년 프랑스 연구소는 3DVLSI로 가는 확실한 경로를 제공하는 저온 공정 흐름인 CoolCube™를 소개했다.

스탠포드 대학 연구진은 실리콘 대신 탄소 나노튜브(CNT) 구조를 사용하는 웨이퍼 스케일 저온 CNT 전사 공정을 통해 단일 결정 3D IC를 설계했다.

https://www.youtube.com/watch?v=2SQPU6kzg7s&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

 

3D SiC의 제조 기술

3D IC 설계에는 재결정화 및 웨이퍼 본딩 방식과 같은 여러 가지 방법이 있다. 주요 웨이퍼 본딩 방식에는 Cu-Cu 접속(TSV에 사용되는 적층 IC 간 구리-구리 연결)과 실리콘 관통 비아(TSV)가 있다. TSV를 사용하는 3D IC는 마이크로 범프(소더 볼)를 사용하여 3D IC 내 두 개의 개별 다이 간 인터페이스를 구현할 수 있다. 2014년 현재, 높은 대역폭 메모리(HBM)와 하이브리드 메모리 큐브와 같은 다수의 메모리 제품이 TSV를 사용한 3D IC 적층으로 출시되었다. 구현 및 탐구 중인 주요 적층 접근 방식에는 다이-대-다이, 다이-대-웨이퍼, 웨이퍼-대-웨이퍼가 있다.

 

다이-대-다이

전자 부품은 여러 다이에 구축되며, 이를 정렬하고 본딩한다. 박막화와 TSV 형성은 본딩 전후에 수행할 수 있다. 다이-대-다이 방식의 장점은 각 구성 요소 다이를 사전에 테스트할 수 있어, 불량 다이 하나가 전체 스택을 망치지 않는다는 것이다. 또한 3D IC 내 각 다이를 사전에 분류할 수 있어 전력 소모와 성능 최적화를 위해 다이를 혼합 및 매칭할 수 있다.

 

다이-대-웨이퍼

전자 부품은 두 개의 반도체 웨이퍼에 구축된다. 한 웨이퍼는 다이싱되고, 개별화된 다이가 두 번째 웨이퍼의 다이 사이트에 정렬 및 본딩된다. 웨이퍼-대-웨이퍼 방식과 마찬가지로, 박막화와 TSV 형성은 본딩 전후에 수행된다. 다이싱 전에 추가 다이를 스택에 더할 수 있다.

 

웨이퍼-대-웨이퍼

전자 부품은 두 개 이상의 반도체 웨이퍼에 구축되며, 이 웨이퍼들은 정렬, 본딩, 다이싱되어 3D IC가 된다. 각 웨이퍼는 본딩 전후에 박막화될 수 있다. 수직 연결은 본딩 전 웨이퍼에 구축되거나 본딩 후 스택에서 형성되는 "실리콘 관통 비아(TSV)"이다. 웨이퍼-대-웨이퍼 본딩은 3D IC 내 1개라도 불량 칩이 있으면 전체가 불량이 되므로 수율이 낮을 수 있다. 또한 웨이퍼 크기가 동일해야 하지만 III-V 화합물과 같은 많은 특수 재료는 CMOS 논리 회로나 DRAM보다 훨씬 작은 웨이퍼에서 제조되므로 이질적 집적에 어려움이 있다.

https://www.youtube.com/watch?v=h5Yr7wgKC8Y&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

장점

전통적인 CMOS 스케일링 과정은 신호 전파 속도를 개선하지만, 현재 제조 및 칩 설계 기술에서 스케일링이 점점 더 어려워지고 비용이 늘어나고 있다. 그 이유는 전력 밀도 제약과 트랜지스터가 빨라지는 것에 비해 상호 연결부가 빨라지지 않기 때문이다. 3D IC는 2D 다이를 쌓아올려 3차원으로 연결함으로써 스케일링의 어려움을 해결한다. 이는 평면 레이아웃에 비해 적층된 칩들 간의 통신 속도를 향상시킬 수 있다.

 

Footprint

작은 공간에 더 많은 기능을 담을 수 있다. 이를 통해 무어의 법칙을 확장하고 강력하면서도 작은 크기의 새로운 장치를 가능하게 한다.

 

비용

3D 적층을 통해 큰 칩을 여러 개의 작은 다이로 분할하면 개별 다이를 별도로 테스트할 수 있어 수율을 높이고 제조 비용을 줄일 수 있다.

 

이기종 통합

서로 다른 공정으로 제작된 회로 층을 적층할 수 있다. 이를 통해 단일 웨이퍼에 구현하는 것보다 구성 요소를 훨씬 더 최적화할 수 있다. 또한 호환되지 않는 제조 공정의 구성 요소도 단일 3D IC에 결합할 수 있다.

 

더 짧은 상호 연결

평균 배선 길이가 줄어든다. 연구자들이 보고한 일반적인 수치는 약 10-15%이지만, 이 감소는 주로 더 긴 상호 연결에 적용되며, 회로 지연 시간에 더 큰 영향을 미칠 수 있다. 3D 배선이 일반 다이 내부 배선보다 훨씬 높은 캐패시턴스를 갖기 때문에 회로 지연 시간이 개선되지 않을 수도 있다.

 

전력

신호를 칩 내부에 유지하면 전력 소비를 10-100배 줄일 수 있다. 더 짧은 배선도 기생 캐패시턴스를 줄여 전력 소비를 감소시킨다. 전력 예산 감소는 열 발생 감소, 배터리 수명 연장, 운영 비용 절감으로 이어진다.

 

설계

수직 차원이 추가되어 연결성이 높아지고 새로운 설계 가능성이 생긴다.

 

회로 보안

3D 집적은 복잡성을 활용하여 회로 리버스 엔지니어링을 어렵게 만들 수 있다. 또한 레이어마다 기능을 분할하여 각 레이어의 기능을 숨길 수 있다. 더불어 별도의 레이어에 시스템 감시 기능을 통합하여 하드웨어 방화벽을 구현할 수 있다.

 

대역폭

3D 집적을 통해 레이어 간에 많은 수직 비아를 구현할 수 있다. 이를 통해 다른 레이어의 기능 블록 간에 매우 넓은 대역폭의 버스를 구축할 수 있다. 대표적인 예로 프로세서 위에 캐시 메모리를 적층하여 일반적인 128비트 또는 256비트 버스보다 훨씬 더 넓은 버스를 구현할 수 있다. 이러한 넓은 버스는 메모리 벽 문제를 해결할 수 있다.

 

https://www.youtube.com/watch?v=WfzkC7hUfuQ&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

과제

이 기술이 새로운 만큼 새로운 과제들도 존재한다.

 

비용

비용은 스케일링과 비교할 때 장점이 되지만, 주류 소비자 애플리케이션에서 3D IC의 상용화에도 과제로 작용한다. 하지만 이를 해결하기 위한 노력이 이루어지고 있다. 3D 기술이 새롭고 상당히 복잡하지만, 제조 공정의 비용은 전체 공정을 구성하는 활동을 분석하면 의외로 간단하다. 기반이 되는 활동 조합을 분석하면 비용 주도 요인을 식별할 수 있고, 이를 통해 주된 비용 발생 원인과 비용 절감 가능성을 파악할 수 있다.

 

수율

추가적인 제조 단계는 결함 발생 위험을 증가시킨다. 3D IC가 상업적으로 실현 가능하려면 결함을 수리하거나 허용할 수 있어야 하고, 결함 밀도를 낮출 수 있어야 한다.

 

열

적층 구조 내에서 발생하는 열을 방출해야 한다. 전기적 근접성과 열적 근접성이 상관관계가 있기 때문에 이는 피할 수 없는 문제이다. 특정 열 집중 지점을 더욱 면밀하게 관리해야 한다.

 

설계 복잡성

3D 집적의 이점을 최대한 활용하려면 정교한 설계 기법과 새로운 CAD 도구가 필요하다.

 

TSV로 인한 오버헤드

TSV는 게이트에 비해 크고 플로어플랜에 영향을 미친다. 45nm 기술 노드에서 10μm x 10μm TSV의 면적 크기는 약 50개의 게이트와 비슷하다. 또한 제조 가능성을 위해 랜딩 패드와 프리저브 영역이 필요하여 TSV 면적이 더 늘어난다. 기술 선택에 따라 TSV는 일부 레이아웃 리소스를 차단한다. 선 TSV는 금속화 전에 제작되어 소자 층을 차지하고, 후 TSV는 금속화 후 칩을 관통하여 소자 층과 금속 층을 모두 차지한다. 이에 따라 배치와 배선 장애가 발생한다. TSV 사용이 일반적으로 배선 길이 감소를 가져올 것으로 예상되지만, TSV 수와 특성에 따라 달라진다. 또한 다이 간 분할 단위 크기에 따라 배선 길이가 감소할 수도 증가할 수도 있다.

 

테스팅

전체 수율을 높이고 비용을 줄이려면 독립적인 다이에 대한 별도 테스트가 필수적이다. 그러나 3D IC의 인접 활성 층 간 긴밀한 통합으로 인해 서로 다른 다이에 분할된 동일한 회로 모듈 간에 상당한 상호 연결이 필요하다. TSV로 인한 큰 오버헤드 외에도 이러한 모듈의 일부, 예를 들어 곱셈기의 일부는 기존 기술로는 독립적으로 테스트할 수 없다. 특히 3D에 배치된 시간 임계 경로에 이 문제가 발생한다.

 

표준 부재

TSV 기반 3D IC 설계, 제조, 패키징에 대한 표준이 부족하지만, 이 문제는 해결되고 있다. 또한 다양한 집적 옵션, 예를 들어 선 TSV, 후 TSV, 중간 TSV, 중간층, 직접 본딩 등이 탐구되고 있다.

 

이기종 통합 공급망

이기종 집적 시스템에서 한 부품 공급업체의 지연은 전체 제품 출시를 늦추고 각 3D IC 부품 공급업체의 매출을 지연시킨다.

 

소유권 불명확

3D IC 집적과 패키징/조립을 누가 담당해야 하는지 모호하다. ASE와 같은 조립 업체 또는 제품 OEM이 담당할 수 있다.

 

 

설계 스타일

분할 단위에 따라 다양한 설계 스타일을 구분할 수 있다. 게이트 수준 집적은 많은 과제에 직면하고 있어 블록 수준 집적보다 실용적이지 않은 것으로 보인다.

 

게이트 수준 집적

이 스타일은 표준 셀을 여러 다이 간에 분할한다. 배선 길이 감소와 높은 유연성을 약속하지만, 일정 크기 이상의 모듈을 유지하지 않으면 배선 길이 감소 효과가 상쇄될 수 있다. 반면 필요한 TSV 수가 많아 심각한 부작용이 있다. 이 설계 스타일은 아직 없는 3D 배치 및 배선 도구가 필요하다. 또한 설계 블록을 여러 다이에 걸쳐 분할하면 다이 적층 전에는 완전히 테스트할 수 없다. 다이 적층 후 단일 불량 다이가 여러 개의 양품 다이를 사용 불가능하게 만들어 수율을 저하시킬 수 있다. 이 스타일은 특히 다이 간 공정 편차 영향을 증폭시킨다. 사실 3D 레이아웃이 2D 배치보다 더 불량률이 높을 수 있어 3D IC 집적의 본래 약속과 상반된다. 더욱이 이 설계 스타일은 기존 IP 블록과 EDA 도구가 3D 집적을 지원하지 않아 IP를 재설계해야 한다.

 

블록 수준 집적

이 스타일은 전체 설계 블록을 개별 다이에 할당한다. 설계 블록은 대부분의 넷리스트 연결성을 포함하며 소수의 전역 상호 연결로 연결된다. 따라서 TSV 오버헤드를 줄일 수 있다. 이기종 다이를 결합한 고도의 3D 시스템은 고속, 저전력 랜덤 로직, 다양한 메모리 유형, 아날로그 및 RF 회로 등 각기 다른 기술 노드에서 최적화된 제조 공정이 필요하다. 이러한 분리된 최적화된 제조 공정을 지원하는 블록 수준 집적이 3D 집적에 필수적이다. 또한 이 스타일은 현재의 2D 설계에서 3D IC 설계로 전환하는 데 도움이 될 수 있다. 기본적으로 3D 인식 도구는 분할 및 열 분석에만 필요하다. 개별 다이는 (적응된) 2D 도구와 2D 블록을 사용하여 설계할 수 있다. 이는 신뢰할 수 있는 IP 블록의 광범위한 가용성에 기반한다. 기존 2D IP 블록을 사용하고 블록 간 빈 공간에 필수적인 TSV를 배치하는 것이 IP 블록을 재설계하고 TSV를 내장하는 것보다 더 편리하다. 설계 테스트 가능성 구조는 IP 블록의 핵심 구성 요소이므로 3D IC 테스트에 활용할 수 있다. 또한 중요 경로는 주로 2D 블록 내에 포함되어 TSV와 다이 간 편차가 제조 수율에 미치는 영향을 제한할 수 있다. 마지막으로 현대 칩 설계에서는 종종 마지막 순간에 엔지니어링 변경이 필요한데, 이러한 변경이 단일 다이에만 국한되도록 하는 것이 비용 제한에 필수적이다.

https://www.youtube.com/watch?v=sBTyxDCFXm8&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

 

역사

1960년 벨 연구소의 모하메드 아탈라가 MOS 집적 회로(MOS IC) 칩을 처음 제안한 지 수년 후, 텍사스 인스트루먼트 연구원 로버트 W. 헤이스티, 롤런드 E. 존슨, 에드워드 W. 메할이 1964년에 3차원 MOS 집적 회로 개념을 제안했다. 1969년에는 NEC 연구원 가츠히로 오노다, 료 이가라시, 도시오 와다, 쇼 나카무라, 토루 츠지데가 3차원 MOS 집적 회로 메모리 칩 개념을 제안했다.

ARM은 고밀도 3D 로직 테스트 칩을 만들었고, 인텔은 Foveros 3D 로직 칩 패키징을 사용한 CPU를 출하할 계획이다. IBM은 3D IC의 전력 공급과 냉각에 모두 사용할 수 있는 유체를 선보였다.

 

시연 (1983-2012)

일본 (1983-2005)

3D IC는 1980년대 일본에서 처음으로 성공적으로 시연되었다. 1981년 차세대 전자 기기 연구개발 협회가 "3차원 회로 소자 R&D 프로젝트"를 시작하면서 3D IC 연구개발이 시작되었다. 초기에는 재결정화와 웨이퍼 본딩 두 가지 형태의 3D IC 설계가 조사되었고, 재결정화를 이용한 최초의 성공적인 시연이 있었다. 1983년 10월, 후지쓰 연구팀(S. 가와무라, 노부오 사사키, T. 이와이)은 레이저 빔 재결정화를 사용하여 3차원 CMOS 집적 회로를 성공적으로 제작했다. 이는 한 유형의 트랜지스터 위에 반대 유형의 트랜지스터를 직접 제작하고 그 사이에 절연체를 삽입한 구조였다. 중간 절연층으로는 질화 규소와 인 유리(PSG) 이중층을 사용했다. 이를 통해 수직으로 적층된 트랜지스터로 구성된 다층 3D 소자를 실현할 수 있는 기반을 마련했다. 1983년 12월에는 동일한 후지쓰 연구팀이 SOI CMOS 구조의 3D 집적 회로를 제작했다. 이듬해에는 빔 재결정화를 이용하여 수직 적층 이중 SOI/CMOS 구조의 3D 게이트 배열을 제작했다.

 

1986년에 三菱電機 연구원 요이치 아카사카와 다다시 니시무라가 3D IC의 기본 개념과 제안된 기술을 정리했다. 이듬해에 니시무라, 아카사카, 오사카 대학 출신 야스오 이노우에로 구성된 三菱 연구팀은 광센서 배열, CMOS A-D 변환기, 산술논리장치(ALU), 시프트 레지스터를 3층 구조로 배치한 3D IC 이미지 신호 처리기를 제작했다. 1989년에는 NEC의 요시히로 하야시가 이끄는 연구팀이 레이저 빔 결정화를 이용한 4층 구조의 3D IC를 제작했다. 1990년에는 마쓰시타 연구팀(K. 야마자키, Y. 이토, A. 와다)이 SOI 층(레이저 재결정화 이용)으로 구성된 4층 3D IC에 병렬 이미지 신호 처리기를 제작했다.

 

가장 일반적인 3D IC 설계 방식은 웨이퍼 본딩이다. 웨이퍼 본딩은 1981년 일본에서 "3차원 회로 소자 R&D 프로젝트"로 시작되었으며, 1990년 NEC의 요시히로 하야시 연구팀이 완성했다. 그들은 여러 개의 박막 소자를 층층이 본딩하는 방식을 제안했는데, 이를 통해 많은 수의 소자 층을 구현할 수 있다. 별도의 웨이퍼에서 소자를 제작하고, 웨이퍼 두께를 줄이며, 전면과 후면 리드를 제공하여 박막화된 다이를 서로 연결하는 방식을 제안했다. CUBIC 기술을 사용하여 상하 구조의 2층 활성 소자를 제작하고 시험했으며, 3층 이상의 3D IC를 제작할 수 있는 CUBIC 기술을 제안했다.

 

실리콘 관통 비아(TSV) 공정으로 제작된 최초의 3D IC 적층 칩은 1980년대 일본에서 발명되었다. 히타치가 1983년 일본 특허를, 후지쓰가 1984년 특허를 출원했다. 1986년 후지쓰 특허에는 TSV를 이용한 적층 칩 구조가 기술되어 있다. 1989년 도호쿠 대학의 미쓰마사 코요나기가 TSV가 적용된 웨이퍼 간 본딩 기술을 개발하여 3D LSI 칩을 제작했다. 1999년 일본 초고도 전자 기술 협회(ASET)가 TSV 기술을 이용한 3D IC 칩 개발 "고밀도 전자 시스템 집적 기술 R&D" 프로젝트를 지원하기 시작했다. "실리콘 관통 비아(TSV)"라는 용어는 Tru-Si Technologies의 세르게이 사바스티우크, O. 시니아귄, E. 코르진스키가 2000년에 제안한 TSV 방식의 3D 웨이퍼 레벨 패키징(WLP) 솔루션에서 비롯되었다.

 

도호쿠 대학의 코요나기 그룹은 TSV 기술을 사용하여 2000년 3층 메모리 칩, 2001년 3층 인공 망막 칩, 2002년 3층 마이크로프로세서, 2005년 10층 메모리 칩을 제작했다. 2005년 스탠퍼드 대학 연구팀(Kaustav Banerjee, Shukri J. Souri, Pawan Kapur, Krishna C. Saraswat)은 수직 차원을 활용하여 상호 연결 관련 문제를 해결하고 이기종 기술의 이질적 통합을 실현하는 새로운 3D 칩 설계를 발표했다.

2001년에는 도시바 연구팀(T. 이모토, M. 마쓰이, C. 타쿠보)이 3D IC 패키지 제조를 위한 "시스템 블록 모듈" 웨이퍼 본딩 공정을 개발했다.

 

유럽 (1988-2005)

프라운호퍼 연구소와 지멘스는 1987년부터 3D IC 집적에 대한 연구를 시작했다. 1988년에 폴리실리콘 재결정화 기반 3D CMOS IC 소자를 제작했다. 1997년에 프라운호퍼-지멘스 연구팀(Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger, Armin Klumpp)이 칩 간 비아(ICV) 방식을 개발했다. 이는 지멘스 CMOS 공정 웨이퍼 기반의 최초의 산업용 3D IC 공정이었다. 이 TSV 공정의 변형은 이후 TSV-SLID(고체액체 상호 확산) 기술로 불렸다. 이는 저온 웨이퍼 본딩과 칩 간 비아를 이용한 IC 소자의 수직 집적에 기반한 3D IC 설계 접근법이었으며 특허를 받았다.

 

Ramm은 관련 3D 집적 기술 생산을 위한 산학 컨소시엄을 개발했다. 지멘스와 프라운호퍼 간 독일 정부 지원 VIC 프로젝트에서 완전한 산업용 3D IC 적층 공정을 시연했다. Ramm과 동료들은 3D 금속화와 프로세서의 적층 메모리 등 핵심 프로세스 세부 사항을 발표했다.

2000년대 초반, 프라운호퍼와 뮌헨 인피니언 연구팀은 독일/오스트리아 EUREKA VSI 프로젝트에서 다이-기판 적층에 특히 초점을 맞춘 3D TSV 기술을 연구했으며, 이를 바탕으로 유럽 통합 프로젝트 e-CUBES와 e-BRAINS를 시작했다. e-BRAINS 프로젝트에서는 특히 고신뢰성 3D 통합 센서 시스템을 위한 새로운 저온 공정 개발에 초점을 맞췄다.

 

미국 (1999-2012)

1999년 MIT 연구팀(Andy Fan, Adnan-ur Rahman, Rafael Reif)이 Cu-Cu 웨이퍼 본딩, 즉 구리-구리 연결 또는 Cu-Cu 웨이퍼 본딩을 개발했다. Reif와 Fan은 2001-2002년 동안 Chen, Shamik Das, Tan, Checka 등 다른 MIT 연구자들과 Cu-Cu 웨이퍼 본딩을 더 연구했다. 2003년 DARPA와 MCNC가 3D IC 기술 R&D 지원을 시작했다.

2004년 Tezzaron 반도체는 6가지 다른 설계의 3D 소자를 제작했다. 이 칩은 텅스텐 TSV를 이용한 "선 TSV" 수직 상호 연결로 2층으로 구성되었다. 두 개의 웨이퍼를 정면-정면으로 적층하고 구리 공정으로 본딩했다. 상부 웨이퍼를 박막화하고 2웨이퍼 스택을 칩으로 다이싱했다. 먼저 테스트한 것은 단순한 메모리 레지스터였지만, 가장 주목할 만한 것은 2D 구조보다 속도가 훨씬 빠르고 전력 소비가 낮은 8051 프로세서/메모리 스택이었다.

 

2004년 인텔은 펜티엄 4 CPU의 3D 버전을 발표했다. 이 칩은 정면-정면 적층 방식으로 두 개의 다이를 제조했으며, 이를 통해 밀집된 비아 구조를 구현했다. I/O와 전원 공급을 위해 백사이드 TSV를 사용했다. 3D 레이아웃에서 설계자들은 전력 감소와 성능 향상을 목표로 각 다이에 기능 블록을 수동으로 배치했다. 큰 고전력 블록을 분할하고 배치를 주의 깊게 재구성하여 열 집중 지점을 제한했다. 이 3D 설계는 2D 펜티엄 4 대비 15% 성능 향상(파이프라인 단계 제거)과 15% 전력 절감(리피터 제거 및 배선 감소)을 제공했다.

2007년 인텔이 소개한 테라플롭스 연구용 칩은 적층 메모리를 가진 80코어 실험용 설계다. 메모리 대역폭 수요가 매우 높아 기존 I/O 방식으로는 10-25W를 소모했다. 이를 개선하기 위해 TSV 기반 메모리 버스를 구현했다. 각 코어는 SRAM 다이의 메모리 타일 1개에 연결되어 12GB/s 대역폭을 제공하며, 총 대역폭 1TB/s를 2.2W로 구현했다.

 

2008년 Rochester 대학의 Eby Friedman 교수와 학생들이 제안한 3D 프로세서 구현 사례가 있다. 이 칩은 1.4GHz로 작동하며, 적층된 칩 간 수직 처리를 최적화했다. 3차원 칩 제조의 한 가지 과제는 한 층에서 다른 층으로 정보가 전달될 때 방해되는 장애물 없이 모든 층이 조화롭게 작동하도록 하는 것이었다.

ISSCC 2012에서 GlobalFoundries 130nm 공정과 Tezzaron의 FaStack 기술을 사용한 2건의 3D IC 기반 멀티코어 설계가 발표 및 시연되었다:

• Georgia Tech 전기컴퓨터공학부가 선보인 3D-MAPS는 2층 로직 다이로 구성된 64개 맞춤형 코어 구현체
  미시건 대학 전기컴퓨터공학과가 공개한 Centip3De는 ARM Cortex-M3 코어 기반의 저전압 설계

 

상용 3D IC (2004-현재)

2004년 출시된 소니의 PlayStation Portable(PSP) 휴대용 게임기는 3D IC를 사용한 최초의 상용 제품이다. PSP 하드웨어에는 도시바가 제조한 2개의 다이가 수직으로 적층된 3D 시스템-온-패키지 칩으로 제작된 eDRAM(내장 DRAM) 메모리가 포함되어 있다.

Sony 's&nbsp; PlayStation Portable &nbsp;(PSP)&nbsp; handheld game console , released in 2004, is the earliest commercial product to use a 3D&nbsp;IC, an&nbsp; eDRAM &nbsp; memory chip &nbsp;manufactured by&nbsp; Toshiba &nbsp;in a 3D&nbsp; system-in-package .

2007년 4월, 도시바가 8층 3D IC인 16GB THGAM 내장 NAND 플래시 메모리 칩을 양산했다. 2007년 9월, 하이닉스는 웨이퍼 본딩 공정으로 제조한 24층 3D IC 기술로 16GB 플래시 메모리 칩을 선보였다. 도시바는 2008년 32GB THGBM 플래시 칩에도 8층 3D IC를 사용했다. 2010년에는 16층 3D IC로 128GB THGBM2 플래시 칩을 제작했다. 2010년대에 3D IC는 모바일 기기의 NAND 플래시 메모리용 다중 칩 패키지와 패키지-온-패키지 솔루션 형태로 널리 상용화되었다.

엘피다 메모리는 2009년 9월 4개의 DDR3 SDRAM 다이가 적층된 8GB DRAM 칩을 개발했으며, 2011년 6월 출시했다. TSMC는 2010년 1월 TSV 기술 기반 3D IC 양산 계획을 발표했다. 2011년 SK 하이닉스는 TSV 기술을 적용한 16GB DDR3 SDRAM(40nm급)을, 삼성전자는 TSV 기반 32GB DDR3(30nm급)을 선보였다. 또한 삼성과 마이크로닉스는 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다.

 

Cut through a&nbsp; graphics card &nbsp;that uses&nbsp; High Bandwidth Memory &nbsp;(HBM), based on&nbsp; through-silicon via &nbsp;(TSV) 3D&nbsp;IC technology.

High Bandwidth Memory(HBM)은 삼성, AMD, SK 하이닉스가 개발한 적층 칩과 TSV 기술을 사용한다. 최초의 HBM 메모리 칩은 2013년 SK 하이닉스가 제조했다. 2016년 1월 삼성전자가 최대 8GB/스택 규모의 HBM2 조기 양산을 발표했다.

2017년 삼성전자는 3D IC 적층과 3D V-NAND 기술(charge trap 플래시 기반)을 결합하여 8개의 64층 V-NAND 칩이 적층된 512GB KLUFG8R1EM 플래시 메모리 칩을 제작했다. 2019년에는 16개 V-NAND 다이가 적층된 1TB 플래시 칩을 선보였다. 2018년 기준 인텔도 성능 향상을 위해 3D IC 사용을 고려하고 있다. 2022년 현재 마이크론은 232층 NAND 메모리 소자 칩을, 도시바는 96층 소자를 제조하고 있다.

2022년 AMD는 3D 캐시가 포함된 Zen 4 프로세서를 출시했다.

 

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