[📚세미피디아] Overcoming Lower Geometry Design Challenges

원문 : https://medium.com/@einfochips/overcoming-lower-geometry-design-challenges-4ae7a4b5ea0

 

실리콘 세계에서 lower geometry design의 이점은 누구나 알고 있다. 점점 더 많은 부품이 칩에 포장됨으로써, 모든 실리콘 제조업체에서 올바른 footprint이 보장될 뿐만 아니라 제조업체는 촘촘하게 적층된 소형 실리콘으로 향상된 기능과 성능을 달성할 수 있다. 더 짧은 trace와 추가 부품을 위한 새로운 기능 및 기능이 추가된 고속의 on-chip applications은 제조업체가 웨어러블 및 소형 장치, 사물 인터넷, 스마트 센서 등의 미래를 수용하는 데 용이하다.

 

Lower Geometry Design의 이해

lower geometry design를 사용하는 것의 모든 장점에도 불구하고, 이러한 작은 노드 상의 온-칩 조건은 물리적 결함의 증가, 메모리 및 핀 수의 제한, 극단적인 노이즈, 전력 소실 및 잘못된 고장 진단을 초래한다.

• 지속적인 트랜지스터 기하학적 구조의 감소 추세를 따라가기 위해, 트랜지스터 크기 및 threshold voltage에 영향을 미치는 많은 onchip process variations와 함께 결함 밀도의 급격한 증가가 수반된다.
• 더 적은 핀을 사용할 수 있기 때문에, logic check의 필요성이 더 커지고, 칩이 구현된 후에 고장 진단을 더 어렵게 만든다.
• 또한, 트랜지스터 geometries의 지속적인 감소로 인해 테스트에 사용할 수 있는 핀이 계속 감소하여 테스트 가능성에 대한 asic/fpga 설계 및 검증 서비스가 매우 어렵다.
• 이러한 과제는 고품질의 제품을 보장하는 새로운 fault model, 테스트 절차 및 스캔 기술의 개발로 이어졌다.
• 또한 테스트 중 전력 소실이 수율에 영향을 미치고 테스트 절차 중에만 발생하는 고장 [failures that occur only during the test procedure]을 유발하므로 DFT 프로세스를 재설계하여 오류 없는 제품의 설계 가능성을 높일 수 있다.

 

small geometry chip을 설계하는 동안 직면할 수밖에 없는 몇 가지 일반적인 과제와 이를 극복할 수 있는 방법을 살펴보자:

 

Challenge 1: Added Defects

작은 기술 노드들을 갖는 디바이스들은 디바이스에서 발생하는 물리적 결함들의 확률을 증가시킨다. 감소된 기하학적 구조들은 프로세스 변동, 크로스토크, 전력 공급, 및 노이즈 효과들과 같은 다수의 추가된 결함들로 이어진다.

Solution

경로 지연 시험과 같은 절차를 사용하여 누적 지연 결함을 가정한 설계의 중요 경로는 경로가 지정된 최소 지속 시간을 초과하도록 하고 중요 경로가 실제로 시험되고 있는지 확인한다. 유지 시간 시험은 최대 타이밍 슬랙을 갖는 최단 경로를 대상으로 하고 가능한 모든 유지 시간 위반을 효과적으로 탐지할 수 있는 또 다른 메커니즘이다.

 

Challenge 2: Low Pin Count

작은 패키지 크기와 메모리 및 핀 제한이 있는 저비용 테스트 메커니즘의 광범위한 채택으로 인해 디지털 핀의 수가 감소함에 따라 테스트 목적으로 사용할 수 있는 핀의 수가 감소했다.

Solution

스캔 압축 기술은 테스트 시간과 테스터 데이터 볼륨을 줄이면서 동시에 몇 개의 핀만을 사용할 수 있어야 하기 때문에 큰 인기를 얻고 있다. 스캔 체인 이전에 병렬화 구조 또는 직렬화 구조를 추가함으로써 더 높은 주파수에서 테스트를 수행할 수 있으며, 더 적은 수의 테스트 핀으로도 테스트 시간을 동일하게 유지할 수 있다.

 

하위 설계 지오메트리에 대한 ASIC/FPGA 서비스

 

Challenge 3: Higher Defect Density

낮은 technology node에서 defect 밀도가 더 높기 때문에 Design For Test 전략에 영향을 미치는 새로운 설계 문제를 해결해야 한다.

Solution

효율적인 진단 방법을 접목하여 기기의 제조 결함을 정확하게 파악하고 수율 학습 및 생산 지원을 높일 수 있다. 진단 지원을 활용하여 결함 위치 및 결함 유형을 파악하고 지능형 고장 분석을 달성할 수 있다.

 

Challenge 4: Extreme Power Consumption

전력 소비는 낮은 geometry 모듈을 설계하고 테스트하는 동안 고려되어야 하는 가장 중요한 과제 중 하나이다. 테스트 시간을 줄이기 위해, 최소 시간 내에 가능한 많은 것을 테스트하는 경향이 있다. 이는 good die가 faulty die로서 검출될 수 있고, 그 반대는 전체 수율에 영향을 미칠 수 있다. 또한 과도한 열 방출은 테스트 프로세스 중에 칩이 burn되도록 할 수 있으며, 이는 lower technology nodes에서 더 두드러진다.

Solution

저전력 ATPG 기술들을 통합함으로써, 상이한 계층들을 선택적으로 테스트함으로써 소실되는 전력을 감소시킬 수 있고, 또한 test vectors의 런타임을 감소시킴으로써, 더 빠른 post-silicon debug 및 core reusability을 달성할 수 있다.

 

Ensuring Good Quality Silicon

작은 technology nodes일수록 높은 defect coverage를 달성하는 것이 중요하다. 리스크를 줄이는 테스트 기법을 사용하면 전력 소비를 크게 줄이고 성능을 향상시킬 수 있다.

 

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