[📚세미피디아] VLSI에서의 전력 손실: 저전력 SoC 설계로 성능향상

VLSI에서의 전력 손실: 저전력 SoC 설계로 성능향상

2018년11월12일 - Riya Savjani

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https://www.einfochips.com/?s=Power+Dissipation+in+VLSI%3A+Moving+to+Low+Power+SoC+Design+While+Improving+Performance&post_type=post

 

현재 우리는 더 많은 기능과 더 긴 배터리 수명을 가진 더 날렵한 장치를 필요로 한다. 이는 더 작은 칩에 더 많은 부품을 패킹함으로써 달성할 수 있고, 따라서 대세는 low geometry 칩 설계이다. 그러나 현재 사용되는 모든 회로에서 전력 손 또는 누설 전류가 발생하므로 전체 전력 소비가 증가하여 모바일 애플리케이션에 덜 적합하다. 이 글에서 전력 손실의 유형에 대해 이야기하고 이러한 전압 손실을 방지하는 방법에 대해서도 언급한다.

 

과거 데스크톱 PC 시대에 VLSI 설계의 주요 목표는 게임, 비디오 압축 및 그래픽과 같은 실시간 계산 기능의 속도를 최적화하는 것이었다. 그 덕분에 우리는 엔터테인먼트 및 계산에 대한 요구를 충족시킬 수 있는 다양한 그래픽 처리 장치와 신호 처리 모듈을 통합할 수 있는 반도체 IC를 보유하게 되었다. 이러한 설계 노력은 실시간 계산 능력을 달성했지만, 휴대 전화와 같은 복잡한 작업을 많은 전력을 소비하지 않고 충분히 수행할 수 있는 휴대용 장치의 폭발적인 수요를 완전히 해결하지는 못했다.

 

통신, 컴퓨팅 및 엔터테인먼트를 위한 휴대용 및 많은 웨어러블 전자 장치에 대한 수요가 증가함에 따라 배터리 수명이 길어지고, 전력 소비가 감소하며, 디바이스의 무게가 감소해야 했다. 이에 따라, 저전압 및 저전력 설계 기법을 활용할 수 있는 솔루션 개발의 필요성이 증가하고 있다. 이제 VLSI 설계에서 전력 소비도 중요한 변수로 고려되기 때문에, design space가 확장되어 기존 작업의 복잡성이 가중될 수 있다. 이 문제에 대한 이상적인 해결책을 개발하기 위해서는 '저전력 설계'가 중요한 요소로 고려되어야 한다.

 

VLSI에서의 전력 손실

최근 소비자들은 비교적 저렴한 가격에 모든 최첨단 기능이 탑재된 기기를 원한다. 그들은 배터리 수명을 손상시키지 않으면서 non-mobile 제품과 동일한 수준의 효율성을 제공하는 휴대 기기와 애플리케이션을 필요로 한다. 우리가 스마트폰에서 소비자들이 가장 많이 요구하는 기능들을 분석해보면, 약 70%의 사용자들은 긴 대화와 대기 시간을 원한다. 그들은 고급 프로세스에 사용되는 높은 수준의 실리콘 integration이 필요할 수도 있는 더 날렵한 휴대폰을 원하지만, 이 프로세스들은 더 높은 전력 소모를 가지고 있어 기기 온도를 더 높인다.

 

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전력 손실은 회로에 공급되는 총 전류와 총 전압 손실 ((또는 누설 전류))의 곱으로 정의할 수 있다. 기기의 휴대성과 관련하여, 전력 손실은 피할 수 없는 제약 조건이다.

 

SoC에서 전력 소비가 왜 그렇게 중요할까?

시스템 온 칩에서 전원 관리가 중요한 이유는 다음과 같다:

• 포장 및 냉각과 관련된 비용
• 대기 시간 및 배터리 수명
• 디지털 노이즈 면역
• 환경문제

 

전력손실의 종류

회로에서 전력 손실은 다음과 같은 유형으로 분류할 수 있다:

Static power 손실: 시스템의 전원이 공급되지 않거나 대기 모드일 때 전력 손실은 누설 전류의 형태로 발생한다. 회로에는 subthreshold 누설, 트랜지스터 및 n-well 주변의 다이오드 누설, 터널 전류, 게이트 누설 등을 포함한 여러 가지 누설 전류 소스가 있다.

Dynamic power 손실: Logic transitions들은 로직 게이트들이 load 커패시턴스를 충전 및 방전하게 한다. 다시 말해서, 이러한 유형의 전력 손실은 트랜지스터들의 스위칭 활동으로 인해 발생한다.

 

저전력 설계를 통한 전력손실 최소화

VLSI 업체들은 전력 손실을 줄이기 위해 여러 가지 대응을 취할 수 있다. 저전력 설계를 구현할 수 있는 몇 가지 방법을 아래에서 논의한다:

 

supply voltage 감소

전압을 감소시키는 것은 전력 소비를 감소시키는 효과적인 방법이다. 특별한 기술이나 회로 없이, 공급 전압을 2배 감소시키면 전력 소비를 4배 감소시킬 수 있다. 그러나, 공급 전압을 감소시킴으로써 성능도 감소되는데, 이는 threshold voltage를 감소시킴으로써 방지될 수 있다.

Physical capacitance

회로의 동적 전력 소비는 스위칭되는 물리적 커패시턴스에 직접적으로 의존한다. 따라서, 전압을 감소시키는 것 뿐 아니라, 커패시턴스를 감소시키는 것은 더 낮은 손실을 위한 또 다른 방법이다.

Design process

저전력 VLSI는 시스템 및 알고리즘 레벨에서 시작하여 회로 및 레이아웃 레벨에 이르기까지 설계 프로세스의 다양한 레벨에서 최적화함으로써 달성될 수 있다.

• system level
  Partitioning and power down
• Algorithm level
  복잡성, 규칙성 및 동시성
• Architecture level
  Parallelism, redundancy, pipelining 및 데이터 인코딩
• Circuit level (logic)
  에너지 복구, 로직 스타일 및 트랜지스터 크기 조정
• Technology level
  Threshold 감소 및 multi-threshold devices

 

현재 동향

전자 기기가 점점 더 작아지고, 더 강력해지고, 어디에나 있게 되면서, VLSI 회로에서 전력 소산을 관리하는 것이 최우선 과제가 되었다. 과제는 명확하다: 어떻게 하면 전력 소비를 최소화하면서 고성능 SoC (System-on-Chip) 설계를 만들 수 있을까?

 

01. Subthreshold Voltage Operation

Trend: 트랜지스터 누설 전류가 지배적인 subthreshold 전압 레벨에서 VLSI 회로를 작동한다.

Impact: 이 방법은 정적 전력 소비를 크게 줄여 IoT 기기와 같은 저전력 application에 이상적이다.

Advancements: near-threshold 컴퓨팅과 같은 첨단 기술은 이러한 저전압 수준에서 보다 안정적인 작동을 가능하게 한다.

02. Dynamic Voltage and Frequency Scaling (DVFS)

Trend: 공급 전압과 클럭 주파수를 동적으로 변화시키는 DVFS 기법.

Impact: DVFS는 워크로드 요구사항에 따라 성능을 조정하여 전력 소비를 최적화한다.

Advancements: 실시간 모니터링 및 제어 알고리즘은 DVFS에서 에너지 효율을 향상시킨다.

03. FinFET and Beyond

Trend: FinFET 및 새로운 트랜지스터 기술의 채택.

Impact: FinFET는 기존 평면 트랜지스터에 비해 낮은 전력 소비를 제공한다.

Advancements: 연구자들은 성능을 더욱 향상시키고 전력을 줄이기 위해 나노와이어와 나노시트 트랜지스터를 연구하고 있다.

04. Advanced Process Nodes

Trend: 7nm, 5nm 등 첨단 반도체 제조 노드로의 이동.

Impact: 프로세스 노드가 작을수록 전력 효율성과 성능이 향상된다.

Advancements: 극자외선(EUV) 리소그래피는 무어의 법칙의 경계를 허물면서 더 작은 노드를 가능하게 하고 있다.

05. Heterogeneous Integration

Trend: CPU, GPU, 가속기 등 다양한 종류의 처리 장치를 하나의 칩에 결합하는 것.

Impact: 하드웨어로 offloading하여 전력 소모가 많은 작업을 최적화한다.

Advancements: 칩렛 기반 설계 및 고급 상호 연결 기술의 개발로 heterogeneous 통합이 간소화.

06. AI-Driven Power Management

Trend: 지능형 전력 관리를 위한 인공지능(AI) 활용.

Impact: AI 알고리즘은 실시간으로 작업량 패턴을 예측하고 전력 프로파일을 조정할 수 있다.

Advancements: 강화 학습 및 신경망 기반 전력 관리 시스템이 더욱 정교해지고 있다.

07. Low-Power Memory Technologies

Trend: 저항성 램(RRAM) 및 스핀 전달 토크 자기 램(STT-MRAM)과 같은 저전력 메모리 기술의 채택.

Impact: 이러한 기술은 메모리 집약적인 작업에서 전력 소비를 줄인다.

Advancements: 비휘발성 메모리를 CPU 캐시에 통합하여 전력 효율을 개선한다.

08. Advanced Packaging Solutions

Trend: 2.5D 및 3D 적층과 같은 칩 패키징의 혁신.

Impact: 컴팩트하고 효율적인 패키징으로 데이터 전송 시 전력 손실을 줄일 수 있다.

Advancements: TSV(Through Silicon Vias) 및 칩렛 기반 설계를 통해 고대역폭, 저전력 상호 연결이 가능하다.

09. Energy Harvesting

Trend: 환경의 에너지를 활용하여 IoT 기기에 전력을 공급한다.

Impact: IoT 센서 및 장치는 배터리 교체 없이 작동할 수 있다.

Advancements: 태양 전지 및 압전 발전기와 같은 에너지 하베스팅 기술을 VLSI 설계에 통합한다.

10. Security-Aware Power Management

Trend: 보안상의 영향을 고려한 전력 관리 전략.

Impact: 전력 소비를 최적화하면서 사이드 채널 공격으로부터 보호하고 부팅 프로세스를 안전하게 보호한다.

Advancements: 하드웨어 기반 보안 모듈을 VLSI 칩에 통합하여 보호 기능을 강화한다.

 

저전력, 고성능의 미래 VLSI에서 power dissipation의 추세는 모바일 장치와 웨어러블부터 엣지 컴퓨팅과 IoT에 이르기까지 광범위한 응용 분야에서 에너지 효율적인 장치에 대한 필요에 의해 개발된다. industy가 칩 설계의 바운더리를 확장함에 따라, 저전력 전략과 고성능 목표의 융합이 VLSI의 미래를 정의할 것이다. 칩 설계자와 제조업체는 이러한 추세의 최전선에서 상호 연결된 세계에 동력을 공급하는 에너지 효율적이고 고성능의 차세대 SoC를 만들 수 있다.

 

마무리

관련 블로그

IoT 디바이스를 위한 하위 기술 노드의 공통 과제

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점점 더 많은 휴대용 장치들로 인해, 우리 모두는 강력하고, 소형이며, 전력 효율이 높은 장치를원한다. 이것이 칩 디자이너들이 더 작고 더 똑똑한 칩을 개발하면서, low geometry design으로 나아가는 이유이다.

 

참고자료

https://medium.com/@einfochips/overcoming-lower-geometry-design-challenges-4ae7a4b5ea0

Power dissipation이란? - Output Stages [4] Class A output stages 2 : 네이버 블로그

Output Stages [4] Class A output stages 2

 

이어지는 글

https://semi52.tistory.com/64

[세미피디아] Overcoming Lower Geometry Design Challenges

 

 

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