[📚세미피디아] Understanding Electromigration and IR Drop in Semiconductor Chip

Understanding Electromigration and IR Drop in Semiconductor Chip Design: Challenges and Techniques

https://www.eletimes.com/understanding-electromigration-and-ir-drop-in-semiconductor-chip-design-challenges-and-techniques

 

Abstract

IC 및 칩 설계에서 더 낮은 기술 노드들로 나아감에 따라, 와이어 폭은 트랜지스터 크기와 함께 얇아진다. 이것은 와이어 저항을 16nm 이하의 기술 노드에서 더 dominant하게 만든다. 증가하는 저항과 금속 와이어의 감소하는 width는 많은 Electromigration 및 IR 드롭 이슈들을 초래한다. 이 두 이슈들은 전자 장치의 수명을 감소시키는 데 주요한 역할을 하며, 기술 노드가 낮은 모든 전자 장치에서 functionality failure의 원인이다.

 

이 글에서는 electromigration과 IR 드롭의 문제점과, 이러한 문제가 전자기기에서 발생하는 것을 방지하기 위한 기술에 대해 논의할 것이다.

 

나노미터 크기에 영향을 미치는 기술 동향:

소형 전자 디바이스들에 대한 기술 동향 및 수요는 modern IC design을 요구한다. 전자 장비 제조사들은 기하급수적으로 금속 interconnect width을 줄이고 있다. 그 결과, interconnect의 단면적이 감소하고 있다. 게다가, 증가하는 기능성 integration 및 디바이스 상호연결로 인해, die 상에 더 많은 와이어들이 존재한다. 따라서, 16nm 미만의 노드들 상에서 동작하는 임의의 디바이스는 일정 기간 동안, 비례 전류들의 통과의 실패로 인해 전자기 이동 및 IR 드롭의 이슈들로 이어지는 성능 이슈들에 취약하다.

 

Electromigration이란 무엇인가?

전자 이동[EM]은 일정 기간 동안 전도성 전자와 이온 사이의 운동량 전달로 인한 분자 변위이다. 전류의 밀도가 높을 때 발생하며, 이로 인해 금속 이온이 전자 흐름 방향으로 표류하게 된다. 전자 이동은 일반적으로 수년 동안 현장에 device를 배치한 후에 발생한다.

 

전자이동 효과로 인해 금속선이 개방형과 단락(short)으로 파열될 수 있다. EM은 와이어 저항을 증가시킬 수 있으며, 이로 인해 전압 강하로 인해 소자 slowdown이 발생할 수 있다. 단락 또는 개방으로 인해 회로에 영구적인 고장을 일으킬 수도 있다. EM은 온도(Joule Heating)와 함께 양의 피드백 루프(positive feedback loop)에 들어간다. 여기에 Black’s Equation으로 금속선의 평균 고장 시간(MTTF)을 찾는 방법이 있다.

 

전선의 전자이동 신뢰도(Black's equation)

A = 단면적 의존 상수

Jn = 전류밀도

Ea = 활성화 에너지

k = 볼츠만 상수

T = 켈빈 단위의 온도

N = 스케일링 팩터(일반적으로 검은색에 따라 2로 설정됨)

 

Black’s equation relating mean time to failure MTTF to current density and an Ahrrenius process for electromigration

https://resources.system-analysis.cadence.com/blog/msa2020-blacks-equation-for-mttf-due-to-electromigration

 

IR Drop이란?

IR 강하는 표준 셀의 전원 핀에 도달하기 전에 전력망을 구성하는 금속 배선의 전압 강하이다. IR 강하를 제한하는 것은 셀의 속도와 칩의 전반적인 성능에 영향을 미치므로 매우 중요하다.

IR 강하에는 두 가지 유형이 있다:

1. Static
2. Dynamic

 

 

Static IR Drop:

정적 IR 강하는 설계를 위한 평균 전압 강하이다. 이는 전력 공급기를 각각의 표준 셀에 연결하는 전력망의 RC에 의존한다. 평균 전류는 전적으로 시간 주기에 의존한다. 게이트 채널 누설 전류가 정적 IR 강하의 주요 원인이다.

Vstatic_drop = Iavg x Rwire [Iavg는 모든 누설 전류 인자]

 

 

Dynamic IR Drop:

동적 IR 강하는 트랜지스터의 높은 스위칭 활동으로 인한 전압의 강하이다. 이는 칩의 스위칭 활동으로 인해 전원으로부터 전류에 대한 요구가 증가할 때 발생한다. 동적 IR 강하는 로직의 스위칭 시간에 의존하며 클럭 주기에 덜 의존한다. 동적 IR 강하는 많은 수의 회로부가 동시에 스위칭하여 피크 전류 수요를 유발할 때 발생하는 IR 강하를 evaluate한다. 이 전류 수요는 고도로 localized되어 단일 클럭 사이클[수백ps] 내에서 brief할 수 있으며, 추가적인 setup 또는 hold-time violation을 유발하는 IR 강하를 초래할 수 있다. 일반적으로 클럭 네트워크의 높은 IR 강하 영향은 홀드타임 위반을 유발하는 반면, 데이터 경로 신호망의 IR 강하는 셋업 시간 위반을 유발한다. 이러한 경우, 스위칭 활동이 높은 많은 표준 셀을 feed하는 역할을 하는 범프의 부담이 완화될 수 있도록 표준 셀들을 분리할 수 있다.

Vdynamic_drop = L(di/dt) [전류 L은 스위칭 전류에 의해 유발]

 

 

A Case in Point:

EM violations in networking ASIC in 16nm FF+

우리는 signal/clock net에서 1155건의 전자 이동 violation을 관찰했다. 우리는 371fF 부하의 max_cap을 가졌고 평균 net length는 ~640um였다. 정전용량 부하는 표준 셀 lib의 기본값을 기반으로 했다. 이는 net이 더 많은 전류를 허용할 수 있도록 했다.

APSDRC_net_210033의 총 커패시턴스: 0.34327

APSDRC_net_210033의 총 길이: 1345.995

16nm FF+에서의 네트워크 ASIC에서의 IR 과제

clock cells는 항상 50%의 duty cycle로 스위칭하기 때문에 우리는 시계 셀들 근처의 IR 강하를 보았다. 우리는 시계 셀들의 근접한 위치에 표준 셀들이 있다는 것을 관찰했고, 이 때문에 전체적인 영역이 매우 조밀해졌고, 그 영역 주변에서 IR 강하가 있었다. clock 외에도 전력이 부족한 일부 셀과 고밀도 지역에서 IR drop hotspot이 발생한다.

 

 

Techniques to prevent Electromigration and IR Drop

Electromigration Mitigation

 

01 Violated nets(취약망)에 NDR(Non-default Rule) 적용

일단 EM 결과가 나오면, net shape을 취하고 NDR로 net을 다시 라우팅할 수 있다. NDR을 적용하는 것은 더 많은 간격을 가진 double-wide or triple-wide metal을 사용하는 clock nets의 라우팅을 포함한다. 이것은 빠르게 대부분의 violations을 제거하고 심지어 2개의 매개변수인 1) driver strength와 2) load에 기초하여 EM 위반 가능성이 더 높은 net을 예측할 수 있다.

더 많은 load와 heavy driver가 있는 net을 filter out하고 NDR로 옮길 수 있다. 프로젝트 통계를 기반으로 다양한 driving strength에 대한 threshold load를 결정할 수 있다.

 

 

Example: We saw an amazing improvement on one of the blocks

Command: create_routing_rule em_ndr -widths “M2 0.064 M3 0.064 M4 0.064” -cuts {{VIA1 {Vrh 1} {Vrv1}} {VIA2 {Vrh 1} {Vrv 1}} {VIA3 {Vrh 1} {Vrv 1}} {VIA4 {Vr 1}}}

foreach net [gon [get_nets $nets] ] { set_routing_rule $net -rule em_ndr }

이러한 setting 이전에는 309건의 violation이 있었으며, NDR을 적용한 후에는 1건으로 감소하였다.

 

 

02 Restricting load target for nets

net에 걸리는 부하를 줄이거나 제한하는 것은 또한 전기이동의 발생을 막는데 도움이 될 수 있다. 위의 예제에서 우리는 142fF를 설계상의 평균 정전용량으로 보았다. 몇 가지 실험의 통계를 바탕으로 우리는 모든 net에 최대 60fF의 부하가 걸리도록 제한하였다. 그 결과, 우리는 평균 net길이뿐만 아니라 신호 EM에서도 매우 좋은 개선을 관찰했다.

Command: set_max_capacitance 0.06 [current_design] #setting max_cap_value for the design

 

 

IR Drop Mitigation

01 Padding clock cells

IR drop issue에서, 클록 구조는 높은 클록 스위칭으로 인한 칩의 전력 소비의 주요 원인이다. 그러나 패딩 클록 셀 기술을 사용하면, clock buffers/inverter 및 클록 게이트 셀들은 표준 셀들 및 이들 주변의 임의의 과도한 cell density를 방지하기 위해 keepout region로서 여분의 영역이 제공된다. 이는 동적 IR 드롭을 방지하는 데 도움이 된다.

 

 

Command: create_keepout_margin -outer {3.6 0.576 3.6 0.576} $clock_type_keepout IMAGE: A cell with cell padding

02 Cell Padding/Decap insertion around cells within a dynamic IR hotspot region

동적 IR 드롭 문제는 driving strength가 높은 일부 셀에 의해 발생한다. 이 셀들에 cell padding을 주거나 주변 또는 IR 핫스팟 영역에 decap cell을 삽입하여 IR 드롭 문제를 방지할 수 있다.

 

 

결론:

lower geometry design의 경우 IR 드롭과 electromigration의 문제가 일반적이다. lower geometry design에서 IR drop의 주요 문제를 방지하고 NDR을 clock net에 적용하는 등의 방법으로 전자이동을 줄일 수 있다.

 

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