[📚세미피디아] Threshold voltage란?

 

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Threshold voltage - Wikipedia

나노와이어 MOSFET의 전류-전압 특성(왼쪽, 로그 y축 사용)과 약 0.45V 임계 전압에서 연결되는 전도성 반전 채널을 형성하는 전자 밀도의 시뮬레이션(오른쪽)이다. 이 전압 이하에서는 극히 적은 전류가 흐른다.

문턱 전압(Threshold voltage)은 전계 효과 트랜지스터(FET)에서 소스와 드레인 단자 사이에 전도성 경로를 생성하는데 필요한 최소 게이트-소스 전압(VGS)이다. 이는 전력 효율을 유지하는 중요한 스케일링 요인이다.

접합 전계 효과 트랜지스터(JFET)에 대해서는 문턱 전압 대신 _핀치오프 전압(pinch-off voltage)_이라는 용어를 사용한다. 이는 절연 게이트 전계 효과 트랜지스터(IGFET)의 경우 _핀치오프_가 높은 소스-드레인 바이어스 하에서 전류 포화 동작을 이끄는 채널 수축을 의미하지만, 전류가 완전히 차단되지는 않는다는 점에서 혼란을 일으킬 수 있다. _핀치오프_와 달리 _문턱 전압_은 모호하지 않으며 모든 전계 효과 트랜지스터에 동일한 개념을 가리킨다.

https://www.youtube.com/watch?v=7x8BOPh1NBc&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

Basic principles

n채널 증폭 모드 소자에서는 트랜지스터 내부에 도전 채널이 자연스럽게 존재하지 않는다. VGS=0일 때 FET 바디에 첨가된 도핑 이온들이 이동 캐리어가 없는 공핍 영역을 형성한다. 양의 VGS가 바디 내 자유 부유 전자들을 게이트 쪽으로 끌어당긴다. 그러나 도핑 이온을 상쇄하고 도전 채널을 형성하기 위해서는 충분한 전자들이 게이트 근처로 끌려와야 한다. 이 과정을 _반전_이라고 한다. 도전 채널은 FET의 _문턱 전압_에서 소스에서 드레인까지 연결된다. VGS가 더 높아지면 더 많은 전자가 게이트 쪽으로 끌려와 채널이 더 넓어진다.

p채널 "증폭 모드" MOS 트랜지스터의 경우 반대이다. VGS=0일 때 소자가 "OFF"되고 채널은 열려있고 도전성이 없다. p형 "증폭 모드" MOSFET에 음의 게이트 전압을 인가하면 채널의 도전성이 증강되어 "ON"된다.

 

반면 n채널 감소 모드 소자는 트랜지스터 내부에 도전 채널이 자연스럽게 존재한다. 따라서 이러한 소자를 "켜는" 것과 관련하여 문턱 전압 이라는 용어는 적절하지 않고, 대신 채널이 전자의 원활한 흐름을 허용할 만큼 충분히 넓어지는 전압 레벨을 표현하는 데 사용된다. 이 흐름 용이성 문턱값은 p채널 감소 모드 소자에도 적용되는데, 이 경우 게이트-바디/소스 간 음의 전압이 이동 가능한 양공을 밀어내어 부동 음이온이 노출된 공핍층을 형성한다.

n채널 감소 MOS 트랜지스터에서는 충분한 음의 VGS가 자유 전자로 이루어진 도전 채널을 배제(따라서 그 이름)하여 트랜지스터를 "OFF"시킨다. 마찬가지로 p채널 "감소 모드" MOS 트랜지스터에서는 충분한 양의 게이트-소스 전압이 채널의 자유 홀을 배제시켜 "OFF"시킨다.

넓은 평면 트랜지스터에서 문턱 전압은 드레인-소스 전압(VDS)에 본질적으로 독립적이므로 잘 정의된 특성이지만, 드레인 유도 장벽 저하로 인해 최신 나노미터급 MOSFET에서는 그 정의가 불분명하다.

 

문턱 전압 아래로 편향된 증폭 모드 nMOSFET의 공핍 영역

문턱 전압 이상으로 편향되어 채널이 형성된 증폭 모드 nMOSFET의 공핍 영역

 

그림에서 소스(왼쪽)와 드레인(오른쪽)은 고농도로 도핑된(파란색) n-영역을 나타내는 _n+_로 표시된다. 공핍층 도핑은 그 층의 이온이 음전하를 띠고 양공이 매우 적다는 것을 나타내는 _NA-_로 표시된다. (빨간색) 벌크에서는 홀 수 _p = NA_로 벌크가 전하 중성을 이루고 있다.

게이트 전압이 문턱 전압 아래일 때(왼쪽 그림) "증폭 모드" 트랜지스터는 꺼져 있고 이상적으로는 드레인에서 소스로 전류가 흐르지 않는다. 실제로는 문턱 전압 아래에서도 작지만 지수적으로 변하는 누설 전류가 존재한다. 따라서 데이터 시트에서는 측정 가능한 일정 전류량(일반적으로 250μA or 1mA)에 따른 문턱 전압을 명시한다.

게이트 전압이 문턱 전압 이상일 때(오른쪽 그림) "증폭 모드" 트랜지스터는 켜져 있는데, 이는 절연막-실리콘 계면에 많은 전자가 존재하여 저저항 채널이 형성되어 드레인에서 소스로의 전하 흐름이 가능해졌기 때문이다. 문턱 전압을 크게 상회하는 전압에서는 강한 반전 상태라고 한다. 채널은 VD > 0일 때 저항성 채널의 전류 때문에 전압 강하로 인해 채널을 지지하는 절연막 전계가 드레인 쪽으로 갈수록 약해져서 테이퍼 형태를 갖는다.

https://www.youtube.com/watch?v=FRRZV5eHhUk&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

Body effect

_바디 효과_는 바디가 문턱 전압에 영향을 미치기 때문에(소스에 연결되어 있지 않을 때) 소스-벌크 전압, $V_{SB}$의 변화만큼 문턱 전압이 변화하는 것을 말한다. 이는 두 번째 게이트로 생각할 수 있으며, _백 게이트_라고도 부르기 때문에 _백 게이트 효과_라고도 한다.

증폭 모드 nMOS MOSFET의 바디 효과에 의한 문턱 전압은 Shichman–Hodges 모델을 사용하여 계산할 수 있는데, 이 모델은 오래된 공정 노드에 정확하다.

 

$$  V_{TN} = V_{TO} + \gamma (\sqrt{|V_{SB}+2\phi _F|}-\sqrt{|2\phi _F|}) $$

여기서,

$ V_{TN} $ 는 기판 바이어스가 있을 때의 문턱 전압,

$ V_{SB} $ 는 소스-기판 기판 바이어스,

$ 2\phi_F$  는 표면 전위,

$ V_{T0}$  는 기판 바이어스가 0일 때의 문턱 전압,

$ \gamma = (t_{ox} / \varepsilon _{ox})\sqrt{2q\varepsilon {Si}N_A}$  는 바디 효과 파라미터,

$t_{ox}$  는 산화막 두께,

$ \varepsilon {ox} $  는 산화막 유전율,

$ \varepsilon {Si} $ 는 실리콘의 유전율,

$N_A$ 는 도핑 농도,

$q$  는 기본 전하이다.

https://www.youtube.com/watch?v=WfYI5h9K2KE&pp=ygULYm9keSBlZmZlY3Q%3D

90nm CMOS 공정과 같은 특정 기술 노드에서 문턱 전압은 산화막의 선택과 산화막 두께에 따라 달라진다. 위의 바디 공식을 사용하면, $V_{TN}$ 는 $\gamma $ 와 $t_{ox}$ , 즉 산화막 두께 파라미터에 직접 비례한다.

따라서 산화막이 얇을수록 문턱 전압이 낮아진다. 이는 개선된 것 같지만 비용이 들지 않는 것은 아니다. 산화막이 얇으면 소자의 문턱 전압 아래 누설 전류가 증가하기 때문이다. 결과적으로 90nm 게이트 산화막 두께 설계 사양은 누설 전류를 제어하기 위해 1nm로 설정되었다. 이러한 터널링을 Fowler-Nordheim 터널링이라고 한다.

 

$$ I{fn} = C_1WL(E_{ox})^2e^{-{\frac{E_0}{E_{ox}}}}  $$

여기서

$C_1$  과 $E_0$ 은 상수이고,

$E_{ox}$ 는 게이트 산화막 내의 전계이다.

 

90nm 이하로 설계 크기를 줄이기 전에는 산화막 두께 생성을 위한 이중 산화막 접근 방식이 일반적인 솔루션이었다. 90nm 공정 기술에서는 경우에 따라 삼중 산화막 접근 방식이 채택되었다. 대부분의 트랜지스터에는 하나의 표준 얇은 산화막이 사용되며, I/O 드라이버 셀에는 다른 것이, 메모리 및 패스 트랜지스터 셀에는 세 번째 것이 사용된다. 이런 차이는 CMOS 기술의 문턱 전압에 대한 산화막 두께 특성에 기반한다.

산화막 두께가 문턱 전압에 영향을 미치는 것과 같이, 온도 또한 CMOS 소자의 문턱 전압에 영향을 미친다. 바디 효과 부분의 방정식 일부를 확장하면 다음과 같다.

 

$$ \phi _F = \frac{kT}{q}\ln{\frac{N_A}{n_i}}  $$

여기서

$ \phi _F $  는 접촉 전위의 절반,

$k$ 는 볼츠만 상수,

$T$  는 온도,

$q$ 는 기본 전하,

$N_A$  는 도핑 파라미터,

$n_i$  는 기판의 고유 도핑 파라미터이다.

https://www.youtube.com/watch?v=1ZvBmT044UQ&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

표면 전위가 온도와 직접적인 관계가 있음을 알 수 있다. 위에서 보듯이 문턱 전압은 직접적인 관계가 없지만 그 영향으로부터 독립적이지도 않다. 이 변동은 일반적으로 도핑 레벨에 따라 -4 mV/K에서 -2 mV/K 사이이다. 30°C의 변화에 따라 90nm 기술 노드에서 일반적으로 사용되는 500mV 설계 파라미터에서 상당한 변동이 발생한다.

무작위 도핑 변동(RDF, Random dopant fluctuation)은 주입된 불순물 농도의 변화에 따른 공정 변동의 일종이다. MOSFET 트랜지스터에서 채널 영역의 RDF는 트랜지스터의 특성, 특히 문턱 전압을 변화시킬 수 있다. 최신 공정 기술에서 RDF의 영향은 더 크다. 그 이유는 총 도핑 수가 더 적기 때문이다.

동일한 제조 공정을 거치는 소자 간 문턱 전압 변동을 야기하는 도핑 변동을 억제하기 위한 연구가 진행 중이다.

 

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