[번역] VLSI 엔지니어링 서비스에서의 ASIC 설계 흐름 – 빠른 가이드

VLSI 엔지니어링 서비스에서의 ASIC 설계 흐름 – 빠른 가이드

원문 출처

• ASIC Design Flow in VLSI Engineering Services – A Quick Guide
• 반도체 설계 자동화의 핵심, EDA 트렌드 | 인사이트리포트 | 삼성SDS
• 한양대 ASIC FLOW pdf

ASIC(어플리케이션 전용 집적 회로)를 설계하는 과정은 길고, 컨셉 구상에서 스펙 구체화로, tape-out으로 이행하는 여러 주요 단계를 포함합니다. 최종 제품은 일반적으로 매우 작지만(나노미터 단위로 측정), 이 긴 여정은 흥미롭고 많은 기술적 과제로 가득 차 있습니다.

 

---

Tape-out이란?

파운드리 회사가 말하는 테이프아웃이란 위탁생산을 위한 일련의 준비 과정을 마쳤다는 의미입니다. 즉 최종 설계 결과물을 공장으로 내보내는 것을 말한다고 보면 됩니다.

이후에는 마스크를 실제 제작하게 되므로, 수정이 필요한 경우에 많은 비용을 감수해야 합니다. 따라서 Tape-out 이전에 꼭 잘 검증해야 합니다.

Tape out을 PG 라고도 하는데 이는 Pattern Generation 의 약자로 같은 의미입니다.

---

 

오늘날 ASIC 설계 흐름은 실리콘 턴키 설계에서 매우 성숙한 프로세스입니다. 아래에서 설명하는 ASIC 설계 흐름과 VLSI 엔지니어링의 다양한 단계는 ASIC 칩 설계에서 현존하는 최선의 방식와 입증된 방법론을 기반으로 합니다. 이어지는 글에서 ASIC 설계 개념에서 시작하여 사양에서 장점으로 이동하는 ASIC 설계 흐름의 다양한 단계를 설명하려고 합니다.

 

---

턴키란?

턴키(Turnkey)는 서비스나 제품을 사용자가 즉시 사용할 수 있도록 완전히 준비해 제공하는 것을 의미합니다. 반도체 산업에서 턴키 프로젝트는 고객의 요구 사항에 맞추어 설계에서 제조, 테스트, 포장, 배송에 이르기까지 전 과정을 한 업체가 책임지고 수행하는 서비스를 말합니다.

---

 

ASIC 설계 흐름을 채택해야 하는 이유

https://www.einfochips.com/blog/asic-design-flow-in-vlsi-engineering-services-a-quick-guide/

관련 블로그

저전력 설계 – ASIC 물리적 설계 흐름의 판도 변화

Low Power Design is a Game Changer in ASIC Physical Design

 

성공적인 ASIC 설계를 위해 엔지니어는 ASIC 사양, 요구 사항, 저전력 설계 및 성능에 대한 정확한 이해를 바탕으로 검증된 ASIC 설계 흐름을 따라야 하며, 납기 일자라는 목표를 달성하는 데 중점을 두어야 합니다. ASIC 설계 주기의 모든 단계에는 ASIC 설계를 쉽게 구현할 수 있는 EDA 도구가 있습니다.

 

ASIC design cycle

칩 설계의 미래지향적인 요구를 충족시키기 위해서는 설계 도구, 방법론, 소프트웨어/하드웨어 능력 등에 변화가 필요합니다. 이러한 변화를 위해 엔지니어들은 효율적인 구조화된 ASIC 칩 아키텍처를 위해 ASIC 설계 흐름을 채택하고 설계 기능에 초점을 맞춥니다

ASIC 설계 흐름은 설계 개념화, 칩 최적화, 논리적/물리적 구현, 설계 검증 및 검증과 같은 다양한 단계를 포함하는 성숙하고 실리콘으로 입증된 IC 설계 프로세스입니다. 프로세스에 관련된 각 단계에 대한 개요를 살펴보겠습니다.

 

ASIC 설계 사이클의 각 단계

https://www.einfochips.com/blog/asic-design-flow-in-vlsi-engineering-services-a-quick-guide/

 

1단계. 칩 사양

이 단계는 엔지니어가 ASIC의 설계 지침과 함께 기능, 마이크로아키텍처, 기능(하드웨어/소프트웨어 인터페이스), 사양(시간, 면적, 전력, 속도)을 정의하는 단계입니다. 이 시점에는 두 개의 서로 다른 팀이 참여합니다:

• 설계팀: RTL 코드를 생성합니다.
• 검증팀: 테스트 벤치를 생성합니다.

 

2단계. 설계 입력 / 기능 검증

기능적 검증은 설계 엔트리 레벨에서 시뮬레이션을 통해 회로의 기능과 논리적 작동을 확인합니다. 설계팀과 검증팀이 테스트벤치를 이용하여 RTL 코드를 생성하는 사이클에 들어가는 단계로 이를 behavioral simulation 이라고 합니다.

이 시뮬레이션에서 RTL 코드(RTL 코드는 RTL 구현이 설계 검증을 충족하는지 확인하는 코드 집합)가 HDL에서 수행되면 HDL을 위해 많은 code coverage metrics가 제안됩니다. 엔지니어는 테스트 벡터Test vector - Wikipedia의 도움을 받아 코드의 정확성을 검증하고 95% 커버리지 테스트를 통해 이를 달성하는 것을 목표로 합니다.

https://hudi.blog/code-coverage/

이 코드 적용 범위에는 statement 적용 범위, 표현 적용 범위, 분기 적용 범위 및 토글 적용 범위가 포함됩니다.

시뮬레이션 도구에는 두 가지 유형이 있습니다:

• 기능 시뮬레이션 도구: 테스트벤치와 설계 코드 후, 기능 시뮬레이션은 설계 항목을 기반으로 논리적 작동과 구현을 확인합니다.
• 타이밍 시뮬레이션 도구: 회로 설계가 타이밍 요구 사항을 충족하는지 확인하고 설계에 회로 신호 지연이 없는지 확인합니다.

 

3단계 RTL 블록 합성 / RTL 기능

RTL 코드와 테스트벤치가 생성되면 RTL 팀은 RTL description에 대해 작업합니다. 이들은 필요한 타이밍 제약 조건을 충족하는 논리 합성 도구를 사용하여 RTL 코드를 gate-level netlist로 변환합니다. 그 후 시스템에 ASIC 설계의 합성 데이터베이스가 생성됩니다. 로직 합성으로 타이밍 제약 조건이 충족되면 설계는 테스트 가능성(DFT) 기술을 위한 설계로 진행됩니다.

---

Synthesis : 합성이란?

• RTL(VHDL, Verilog source)을 gate level의 netlist로 변환하는 단계입니다.

→ 비교적 간단한 RTL 설계를 power, timing과 같은 constraint를 고려하여 gate로 이루어진 netlist로 바꿔주는 중요한 작업입니다.

Synthesis 란 무엇일까? (what is synthesis in vlsi?) :: ASJoon

---

4단계 칩 파티셔닝

이 단계는 엔지니어가 ASIC 설계 레이아웃 요구사항과 규격을 준수하여 EDA 도구와 검증된 방법론을 사용하여 구조를 설계하는 단계입니다. 이 설계 구조는 C++나 시스템 C와 같은 HLL 프로그래밍 언어를 사용하여 검증할 것입니다.

설계 사양을 이해한 후 엔지니어들은 ASIC 전체를 여러 기능 블록(계층형 모듈)으로 분할하는 동시에 면적, 전력, 비용 및 시간 측면에서 ASIC의 최고 성능, 기술적 실현 가능성 및 자원 할당을 염두에 둡니다. 아키텍쳐 문서에서 모든 기능 블록이 구현되면 엔지니어들은 이전 프로젝트의 IP를 재사용하고 다른 당사자로부터 조달하여 ASIC 설계 분할을 브레인스토밍해야 합니다.

 

5단계. 시험(DFT) 삽입 설계

낮은 기술 노드의 지속적인 추세에 따라 크기, 문턱 전압 및 와이어 저항과 같은 시스템 온 칩의 변화가 증가하고 있습니다. 이러한 요인들로 인해 고품질 테스트에 새로운 모델과 기법이 도입되고 있습니다.

ASIC 설계는 설계 주기의 여러 단계에서 충분히 복잡합니다. 이미 생산 단계에 있는데 고객에게 칩에 결함이 있다고 말하는 것은 당황스럽고 파괴적입니다. 어떤 엔지니어링 팀도 참여하고 싶어하지 않는 상황입니다. 이러한 상황을 극복하기 위해 테스트를 위한 설계는 다음과 같은 기술 목록과 함께 도입됩니다:

• 스캔 경로 삽입: 모든 레지스터 요소를 하나의 긴 이동 레지스터(스캔 경로)에 연결하는 방법론입니다. 이를 통해 전체 디자인 대신 작은 디자인 부분을 한 번에 확인할 수 있습니다.
• 메모리 BIST(빌트인 셀프 테스트): 하위 기술 노드에서는 칩 메모리가 더 낮은 면적과 빠른 액세스 시간을 요구합니다. MBIST는 RAM을 확인하는 데 사용되는 장치입니다.
• 자동 test pattern generation): ATPG는 회로의 다양한 요소 내에서 발생하는 결함을 확인하기 위해 테스트 벡터/순차 입력 패턴을 만드는 방법입니다.

 

6단계. 평면도(칩 블루프린트)

DFT 후에는 물리적인 구현 과정을 따릅니다. 물리적 설계에서 RTL-to-GDSII 설계의 첫 번째 단계는 평면 계획입니다. 칩 안에 블록을 넣는 과정입니다. 블록 배치, 설계 분할, 핀 배치, 전력 최적화 등이 포함됩니다.

평면도는 칩의 크기를 결정하고 게이트를 배치하고 와이어로 연결합니다. 연결하는 동안 엔지니어는 와이어 길이와 신호가 주변 요소를 방해하지 않도록 구현합니다. 마지막에 배치 후 검증 프로세스로 최종 평면도를 시뮬레이션합니다.

좋은 floorplanning은 다음 사항을 확인하고 처리해야 합니다. 그렇지 않으면 IC의 수명과 비용이 급격히 줄어들 것입니다:

• 전체 칩 면적 최소화
• 라우팅 단계를 쉽게(라우팅 가능하게)
• 신호 지연 개선

 

7단계. 배치

배치는 표준 셀들을 일렬로 놓는 과정입니다. 배치가 잘 되지 않으면 더 넓은 면적이 필요하고 또한 성능이 저하됩니다. 타이밍 요구 사항과 같은 다양한 요소들, 즉 총 길이와 따라서 셀들의 연결, 전력 소산에 주의해야 합니다. 그것은 타이밍 오차를 제거합니다.

 

8단계 Clock tree 합성

클럭 트리 합성은 클럭 트리를 구축하고 정의된 타이밍, 면적 및 전력 요구 사항을 충족하는 과정입니다. 낮은 전력 소비로 필요한 시간과 면적에서 순차적인 요소의 클럭 핀에 클럭 연결을 제공하는 데 도움이 됩니다.

높은 전력 소비, 지연 증가 및 엄청난 수의 전환을 피하기 위해 메쉬 구조(Mesh Structure), H-트리 구조(H-Tree Structure), X-트리 구조(X-Tree Structure), 피시본 구조(Fishbone Structure) 및 하이브리드 구조(Hybrid Structure)와 같은 특정 구조를 사용하여 CTS 구조를 최적화할 수 있습니다.

이 구조들의 도움으로, 시계 트리의 각각의 플롭은 시계 연결을 얻습니다. 최적화 동안, 도구들은 CTS 구조를 만들기 위해 버퍼를 삽입합니다. 다른 시계 구조들은 최소한의 버퍼 삽입과 칩의 전력 소비를 통해 시계 트리를 구축할 것입니다.

 

9단계 라우팅

• 글로벌 라우팅: 팬아웃(fan-out of wire)의 지연에 의한 각 총합의 추정치를 계산합니다. 글로벌 라우팅은 주로 line 라우팅과 maze 라우팅으로 구분됩니다.
• 상세 라우팅: 상세 라우팅에서는 타이밍 최적화, 클럭 트리 합성 등 다양한 최적화 방법으로 실제 와이어의 지연을 계산합니다.

우리가 더 낮은 기술 노드를 향해 나아감에 따라 엔지니어들은 작은 면적에 수백만 개의 게이트를 심어야 하는 복잡한 설계 문제에 직면해 있습니다. 이 ASIC 설계를 라우팅 가능하게 하려면 더 나은 QoR을 위해 배치 밀도 범위를 따라야 합니다. 배치 밀도 분석은 더 적은 반복 횟수로 더 나은 결과를 얻기 위한 중요한 매개변수입니다.

 

10단계. 최종 검증(물리적 검증 및 시기)

라우팅 후 ASIC 설계 레이아웃은 signoff check이라고 알려진 세 단계의 물리적 검증을 거칩니다. 이 단계는 레이아웃이 설계된 방식으로 작동하는지 확인하는 데 도움이 됩니다. 테이프아웃 직전에 오류가 발생하지 않도록 다음 검사를 수행합니다:

• LVS(Layout 대 Schematic)는 지오메트리/레이아웃이 도식/넷리스트와 일치하는지 확인하는 프로세스입니다.
• DRC(Design Rule Checks)는 GDS 파일의 지오메트리가 주조 공장에서 제공한 규칙을 따르는지 확인하는 프로세스입니다.
• LVC(Logical Equivalence Checks)는 설계 전/후 레이아웃 간의 동등성 확인 프로세스입니다.

 

11단계 GDS II – 그래픽 데이터 스트림 정보 교환

테이프아웃의 마지막 단계에서 엔지니어는 웨이퍼 처리, 포장, 테스트, 검증 및 물리적 IC에 전달하는 작업을 수행합니다. GDSII는 반도체 주조 공장에서 실리콘을 제조하고 고객에게 전달되는 데 사용하는 파일입니다.

 

결론

VLSI 엔지니어링 서비스 영역에서 ASIC 설계 흐름의 숙달은 성공을 위한 초석입니다. 이 간결한 가이드는 ASIC(Application-Specific Integrated Circuit) 개발에 필수적인 복잡한 단계와 방법론을 꼼꼼하게 풀어냈습니다. 초기 설계 사양에서 물리적 구현의 마지막 단계까지 각 단계를 부지런히 탐색하여 합성, 검증 및 검증의 중요한 역할을 강조했습니다.

최근 ASIC 설계의 추세는 놀라운 발전을 가져왔습니다. 특히 설계 프로세스에 인공 지능과 머신 러닝 알고리즘을 도입하여 전력 관리에 혁신을 일으켜 우수한 성능 최적화를 이루었습니다. 또한 하드웨어 보안을 둘러싼 가장 중요한 문제는 강력한 보안 기능을 ASIC에 통합하여 취약성과 잠재적인 사이버 공격에 대비하도록 강화했습니다.

또한 7nm 및 5nm와 같은 고급 프로세스 노드의 채택으로 트랜지스터 밀도가 향상된 시대가 열렸고, 이는 보다 복잡하고 전력 효율이 높은 ASIC의 개발을 촉진했습니다. 또한 이러한 작은 프로세스 노드는 아날로그 및 디지털 구성 요소의 원활한 통합을 지원하여 시스템 온 칩(SoC) 솔루션의 전반적인 기능을 강화했습니다.

끊임없이 발전하는 기술 환경에서 이 가이드는 VLSI 엔지니어들에게 귀중한 통찰력과 도구를 제공하여 ASIC 설계의 복잡성을 능숙하게 탐색할 수 있도록 해줍니다. 이러한 최근 트렌드를 수용하고 최신 기술 혁신을 활용함으로써 ASIC 디자이너들은 VLSI 엔지니어링 서비스의 동적 영역에서 달성할 수 있는 것의 경계를 지속적으로 확장할 준비가 되어 있습니다.

참고글

• ASIC 반도체 설계 순서 flow ASIC
• Synthesis 란 무엇일까? (what is synthesis in vlsi?) :: ASJoon