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[ 세미피디아] TC-NCF란?

전자공학과 학생 — Fri, 3 May 2024 14:54:55 +0900

https://www.chosun.com/economy/tech_it/2024/04/25/YN4K4FRESBF3ZMJMPXH6GI5NFU/

https://www.youtube.com/watch?v=-9UobbD1loc

https://www.chosun.com/economy/tech_it/2024/04/25/RJDHH4SG7RGD7BZDGIQVOXX2XU/

TC-NCF는 반도체 칩 사이에 NCF라는 필름을 덧대고 열과 압력을 가해 칩을 결합하는 공정이다. 삼성전자는 어드밴스드 기술을 적용해 얇은 반도체 칩을 많이 쌓을 때 발생하는 '휘어짐'을 최소화했다. 종전보다 얇은 필름(NCF)을 사용해 칩 사이 간격을 줄였고, 크기가 다른 범프(칩을 전기적으로 연결하는 돌기)를 적용해 열 방출 성능과 수율을 높였다.

업계는 삼성전자의 어드밴스드 TC-NCF 기술 개발을 의미 있게 평가했다. 기존 TC-NCF는 SK하이닉스가 적용한 MR-MUF 공정 대비 낮은 열 방출 성능 및 수율 등 단점이 지적됐는데 이를 삼성전자가 보완한 것이기 때문이다.

MR-MUF는 반도체 칩 사이 회로를 보호하기 위해 액체 형태의 보호재를 주입해 굳히는 공정이다. SK하이닉스도 과거에는 TC-NCF를 적용했지만 HBM2E(3세대)부터 독자 개발한 MR-MUF 공정을 채택했다. HBM3(4세대) 생산에는 어드밴스드 MR-MUF 기술을 적용해 공정 효율과 제품 성능 안정성을 높였다. SK하이닉스가 HBM 시장 1위를 유지하는 비결 중 하나로 MR-MUF 공정 도입이 꼽힌다.

https://news.mt.co.kr/mtview.php?no=2024030413415923003

"삼성 '필름'이냐, 하이닉스 '액체'냐"…치열해진 '패키징 경쟁' - 머니투데이

HBM(고대역폭메모리) 시장 주도권을 쥐기 위한 '패키징 기술 경쟁'이 격화하고 있다. SK하이닉스가 독자 개발한 패키징 기술을 기반으로 4세대 HBM 시장을 선도하는 가운데 삼성전자는 SK하이닉스

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https://www.chosun.com/economy/tech_it/2024/05/03/R2OOFKI4GVBKFOVO6YP7C4MI7I/

만년 2등서 AI메모리 1위로… 삼성 제치고 반도체 판 뒤집은 ‘하이닉스 매직’

만년 2등서 AI메모리 1위로 삼성 제치고 반도체 판 뒤집은 하이닉스 매직 AI반도체 올해도 내년도 완판 1분기 반도체 영업이익 삼성 추월

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https://www.chosun.com/economy/tech_it/2024/04/25/RJDHH4SG7RGD7BZDGIQVOXX2XU/

칩 얼마나 잘 쌓고 조립하나… 나노 이어 ‘패키징 전쟁’

칩 얼마나 잘 쌓고 조립하나 나노 이어 패키징 전쟁 미세 공정 한계 봉착하자 반도체 대기업들 수조원씩 투자

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지금 앞서는 SK, 미래 노리는 삼성... HBM 공법결정적 차이는

지금 앞서는 SK, 미래 노리는 삼성... HBM 공법결정적 차이는 하이닉스, 한 번에 가열해 포장 삼성은 필름 한 장씩 깔아가면서 만들어

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https://www.thelec.kr/news/articleView.html?idxno=22984

HBM 적층경쟁...삼성·SK "12단까지는 TC·MR본딩,이후 하이브리드본딩 적용" - 전자부품 전문 미디어

생성형 AI(인공지능) 확산과 맞물려 고대역폭메모리(HBM) 수요가 폭증하는 가운데, 메모리 업계에서 적층 경쟁이 치열하다. HBM은 더 높이 쌓아 올릴수록 더 많은 데이터 처리가 가능하다. 현재 HBM

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어드밴스드 패키징을 견인하는 인터커넥션 기술의 가치와 SK하이닉스 패키징 기술 혁신

어드밴스드 패키징의 핵심은 패키징에서의 연결 즉, ‘패키징 인터커넥션(Interconnection)’ 기술이다. 이 글에서는 패키징 기술의 진화와 이에 기여하고 있는 SK하이닉스의 기술력 및 성과를 다뤄

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삼성전자, 업계 최초 36GB HBM3E 12H D램 개발

삼성전자가 업계 최초로 36GB(기가바이트) HBM3E(5세대 HBM) 12H(High, 12단 적층) D램 개발에 성공하고 고용량 HBM 시장 선점에 나선다. 삼성전자는 24Gb(기가비트) D램 칩을 TSV(Through-Silicon Via, 실리콘 관통

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SK하이닉스, MR-MUF 독점…삼성 'NCF' 유지 - 딜사이트

삼성전자, 서버용 D램 모듈에만 MUF 적용

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[영상] NCF vs MUF...삼성 HBM을 둘러싼 소문과 진실 - 전자부품 전문 미디어 디일렉

진행 : 디일렉 이도윤 편집국장출연 : 디일렉 노태민 기자 -반도체 얘기를 나눠보도록 하겠습니다. 노태민 기자 모셨습니다. 안녕하세요.“안녕하세요.”-AI가 반도체 열기도 열풍이에요.“엔비

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[⚡주간반도체] 반도체의 부활… 자동차와 함께 한국 경제 ‘쌍끌이’

전자공학과 학생 — Fri, 3 May 2024 14:41:26 +0900

https://www.chosun.com/economy/industry-company/2024/04/26/V6ZOSZK3XRETJNCXCSJ6OYWEKE/

하이닉스·현대차 1분기 최대 매출

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반도체의 부활… 자동차와 함께 한국 경제 ‘쌍끌이’

반도체의 부활 자동차와 함께 한국 경제 쌍끌이 하이닉스·현대차 1분기 최대 매출

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https://www.chosun.com/economy/economy_general/2024/05/03/KTDIBN5JMRDGNF7RFNZHWFG2H4/

이재용, 유럽 출장서 귀국하며 “봄이 왔네요”... 무슨 뜻?

이재용, 유럽 출장서 귀국하며 봄이 왔네요... 무슨 뜻

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https://www.chosun.com/economy/tech_it/2024/04/25/WZ5RDK3GUJA4RNM32CORF4GJCQ/

SK하이닉스, 1분기 영업익 2.9조...‘어닝서프라이즈’

SK하이닉스, 1분기 영업익 2.9조...어닝서프라이즈

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[ 세미피디아] Plasma cleaning이란?

전자공학과 학생 — Fri, 26 Apr 2024 09:28:49 +0900

Plasma cleaning

https://en.wikipedia.org/wiki/Plasma_cleaning

플라즈마 클리닝은 기체 종으로부터 생성된 에너지 플라즈마 또는 유전체 장벽 방전(DBD) 플라즈마를 사용하여 표면으로부터 불순물과 오염 물질을 제거하는 것이다. 아르곤, 산소 및 공기, 수소/질소 혼합물 등의 기체가 사용된다. 플라즈마는 고주파 전압(일반적으로 kHz ~ >MHz)을 사용하여 저압 기체(일반적으로 대기압의 1/1000 정도)를 이온화시켜 생성되지만, 현재는 대기압 플라즈마도 일반적이다.

그림 1은 MEMS 소자의 표면을 플라즈마 에처의 밝고 파란색 산소 플라즈마로 클리닝하여 탄소 오염물질을 제거하는 모습을 보여줍니다. 이때의 공정 조건은 100mTorr의 압력과 50W RF 전력입니다. 산소 플라즈마는 MEMS 소자 표면에 존재하는 유기 오염물질을 효과적으로 제거하고 청정한 표면을 만듭니다.

방법

플라즈마에서 기체 원자는 높은 에너지 상태로 여기되고 이온화된다. 원자와 분자가 정상적인 낮은 에너지 상태로 '이완'될 때 빛의 광자를 방출하며, 이로 인해 플라즈마와 관련된 특징적인 "발광"이 생긴다. 서로 다른 기체는 서로 다른 색을 내놓는다. 예를 들어 산소 플라즈마는 옅은 파란색 빛을 내놓는다.

플라즈마의 활성화 종에는 원자, 분자, 이온, 전자, 자유 라디칼, 메타스테이블, 그리고 진공 자외선(VUV) 범위의 짧은 파장 자외선이 포함된다. 이 혼합물은 플라즈마 내에 놓인 모든 표면과 상호작용한다.

사용되는 기체가 산소인 경우, 플라즈마는 중요한 클리닝을 위한 효과적이고 경제적이며 환경 친화적인 방법이다. VUV 에너지는 표면 오염 물질의 대부분의 유기 결합(예: C-H, C-C, C=C, C-O 및 C-N)을 효과적으로 분해한다. 이는 고분자량 오염 물질을 분해하는 데 도움이 된다. 두 번째 클리닝 작용은 플라즈마에서 생성된 산소 종(O2+, O2-, O3, O, O+, O-, 이온화된 오존, 메타안정 여기 산소 및 자유 전자)에 의해 수행된다. 이러한 종들은 유기 오염 물질과 반응하여 H2O, CO, CO2 및 저분자량 탄화수소를 형성한다. 이러한 화합물들은 비교적 높은 증기압을 가지며 가공 중에 챔버에서 배출된다. 그 결과 표면은 초청정 상태가 된다. 그림 2에서는 클리닝 전후 여기된 산소에 대한 재료 깊이에 따른 상대적 탄소 함량이 나타나 있다.

그림 2는 샘플 처리 전과 1초 동안 처리 후의 재료 깊이 z에 따른 상대적인 탄소 함량을 보여줍니다.  다이아몬드 포인트는 처리 전의 탄소 함량을, 사각형 포인트는 1초 동안 플라즈마 처리 후의 탄소 함량을 나타냅니다. 그래프를 보면 플라즈마 처리 후 표면에서의 탄소 함량이 크게 감소한 것을 확인할 수 있습니다. 이는 플라즈마 클리닝이 효과적으로 표면 오염 물질을 제거함을 의미합니다.

제품이 은이나 구리와 같은 쉽게 산화되는 재료로 구성되어 있는 경우, 처리 시 아르곤이나 헬륨과 같은 불활성 기체를 대신 사용한다. 플라즈마 활성화된 원자와 이온은 분자 샌드블라스팅과 같은 역할을 하며 유기 오염 물질을 분해할 수 있다. 이러한 오염 물질은 가공 중에 기화되어 챔버에서 배출된다.

이러한 부산물 대부분은 이산화탄소, 수증기와 미량의 일산화탄소 및 기타 탄화수소 등의 기체이다.

유기물 제거가 완전한지 여부는 접촉각 측정을 통해 평가할 수 있다. 유기 오염 물질이 존재하면 물과 소자의 접촉각이 높다. 오염 물질 제거 시 접촉각이 순수 기판과의 접촉각 특성으로 감소한다. 또한 XPS와 AFM은 종종 표면 세정 및 살균 응용 분야를 검증하는 데 사용된다.

처리될 표면이 패턴화된 전도성 층(금속, ITO)으로 코팅되어 있는 경우 플라즈마(마이크로아크로 수축 가능)와의 직접 접촉에 의한 처리는 파괴적일 수 있다. 이 경우, 플라즈마에서 여기된 중성 원자를 메타안정 상태로 적용하여 세정할 수 있다. 크롬 및 ITO 층으로 코팅된 유리 샘플 표면에 대한 동일 응용의 결과가 그림 3에 나와 있다.

그림 3. 다양한 재료로 코팅된 유리 위 5μl 물방울의 접촉각

처리 후 물방울의 접촉각이 감소하여 미처리 표면에서보다 작아진다. 그림 4에는 유리 샘플에 대한 방울 족적의 이완 곡선이 나와 있다. 그림 4 삽입 그림은 미처리 표면에서 동일한 방울의 사진이다. 그림 4의 데이터에 해당하는 표면 이완 시간은 약 4시간이다.

플라즈마 애싱은 탄소 제거를 위해 플라즈마 세정만을 사용하는 공정이다. 플라즈마 애싱은 항상 O2 가스를 사용한다.

응용 분야

그림 4. 처리 후 시간 t에 따른 유리 표면 위 5μl 부피 물방울 족적의 표면적 변화 그래프입니다. 삽입 그림은 미처리 유리 표면에서의 물방울 모습입니다.

클리닝 및 살균

플라즈마 클리닝은 처리된 표면의 탄화수소에 대한 화학 반응 또는 물리적 절삭을 통해 유기 오염 물질을 제거한다. 화학적으로 반응성이 있는 공정 가스(공기, 산소)는 탄화수소 단분자층과 반응하여 기체 생성물을 형성하고, 이는 플라즈마 클리너 챔버의 연속 가스 흐름에 의해 제거된다. 플라즈마 클리닝은 위험한 화학 물질을 포함하고, 시약 오염 및 처리 표면 식각 위험을 증가시키는 피라냐 식각과 같은 습식 화학 공정 대신 사용될 수 있다.

금 표면에서 알칸티올레이트 자기조립단분자막 제거
의료 기기에 남아있는 단백질
나노전극 클리닝

Fig. 5. Plasma beam cleaning a metal surface

생명 과학

세포 활력, 기능, 증식 및 분화는 미시환경에 대한 부착에 의해 결정된다. 플라즈마는 무료 화학 물질로 재료 표면에 생물학적 관련 기능기(카르보닐, 카르복실, 히드록실, 아민 등)를 추가하는 데 자주 사용된다. 그 결과 플라즈마 클리닝은 재료의 생체적합성 또는 생체활성을 개선하고 오염 단백질과 미생물을 제거한다. 플라즈마 클리너는 세포 배양, 조직 공학, 임플란트 등에 사용되는 생명 과학 분야의 일반적인 도구이다.

조직 공학 기판
폴리에틸렌테레프탈레이트(PET) 세포 부착
임플란트의 생체적합성 개선: 혈관 이식편, 스테인리스강 나사
장기 세포 구속 연구
세포 배양 기판 패터닝을 위한 플라즈마 리소그래피
부착력의 강도에 따른 세포 분류
플라즈마 활성화 스틸 샤빙에 의한 항생제 제거
단일 세포 시퀀싱

재료 과학

표면 젖음성과 개질은 물질의 벌크 특성에 영향을 주지 않고 재료 특성을 향상시키기 위한 재료 과학에서 근본적인 도구이다. 플라즈마 세정은 극성 작용기를 도입하여 재료 표면 화학을 변화시키는 데 사용된다. 플라즈마 처리 후 증가한 표면 친수성(젖음성)은 수성 코팅, 접착제, 잉크 및 에폭시와의 접착력을 향상시킨다.

그래핀 필름의 향상된 열전력이다
고분자 반도체 이종접합에서 일함수 향상이다
초고강성 폴리에틸렌(Spectra) 섬유 및 아라미드 섬유의 접착력 향상이다
나노스케일 표면 구조 및 양자점을 위한 플라즈마 리소그래피이다
박막의 마이크로패터닝이다

마이크로유체

단일 세포 RNA 시퀀싱이다
전기삼투 흐름 밸브이다
마이크로유체 장치에서 습윤성 패턴이다
마이크로유체 장치 친수성의 장기 유지이다
폴리(프로필렌)에 대한 접착력 향상이다

태양전지 및 광전지

플라즈마는 태양 전지의 성능과 광전지 내의 에너지 변환을 향상시키는 데 사용되었다.

몰리브덴 산화물(MoO3) 감소는 단락전류밀도를 향상시킨다
TiO2 나노시트 변형은 수소 발생을 개선한다
PEDOT:PSS의 전도성 향상은 ITO 무료 페로브스카이트 태양전지에서 더 나은 효율을 가져온다

[ 세미피디아] Plasma etching이란?

전자공학과 학생 — Fri, 26 Apr 2024 09:21:39 +0900

플라즈마 에칭이란?

https://en.wikipedia.org/wiki/Plasma_etching#Plasma_etcher

플라즈마 에칭은 집적회로를 제조하는 데 사용되는 플라즈마 가공 형태이다. 이는 적절한 가스 혼합물의 글로우 방전(플라즈마)의 고속 스트림이 샘플에 (펄스로) 분사되는 것을 포함한다. 플라즈마 소스(에칭 종)는 전하를 띤 입자(이온) 또는 중성 입자(원자와 라디칼)일 수 있다. 이 과정에서 플라즈마는 실온에서 에칭된 물질의 원소와 플라즈마에 의해 생성된 반응성 종 사이의 화학 반응으로부터 휘발성 에칭 생성물을 생성한다. 결국 분사된 원소의 원자는 표적 표면에 또는 표면 바로 아래에 자신을 끼워 넣어 표적의 물리적 특성을 변화시킨다.

메커니즘

플라즈마 생성

플라즈마는 많은 과정이 일어날 수 있는 고에너지 상태이다. 이러한 과정은 전자와 원자 때문에 발생한다. 플라즈마를 형성하려면 전자가 에너지를 획득하기 위해 가속되어야 한다. 고에너지 전자는 충돌에 의해 원자에 에너지를 전달한다. 이러한 충돌로 인해 세 가지 다른 과정이 발생할 수 있다.

여기
해리
이온화

플라즈마 내에는 전자, 이온, 라디칼 및 중성 입자와 같은 다양한 종이 존재한다. 이러한 종들은 서로 지속적으로 상호작용한다. 플라즈마 에칭 중에는 두 가지 과정이 일어난다.

화학종 생성
주변 표면과의 상호작용

플라즈마가 없으면 이러한 모든 과정은 더 높은 온도에서 발생할 것이다. 플라즈마 화학을 변화시켜 다양한 플라즈마 에칭 또는 플라즈마 증착을 얻을 수 있는 방법이 있다. 플라즈마를 형성하는 한 가지 방법은 13.56 MHz의 RF 여기 전원을 사용하는 것이다.

플라즈마 시스템의 작동 모드는 작동 압력이 변하면 변화한다. 또한 반응 챔버의 구조에 따라 다르다. 단순한 경우 전극 구조는 대칭이며 샘플은 접지된 전극 위에 놓인다.

공정에 대한 영향

성공적인 복잡한 에칭 공정을 개발하는 열쇠는 에칭될 물질과 휘발성 생성물을 형성할 적절한 가스 에칭 화학을 찾는 것이다(표 1 참조). 일부 난해한 재료(예: 자성 재료)의 경우 웨이퍼 온도를 높여야만 휘발성을 얻을 수 있다. 플라즈마 공정에 영향을 미치는 주요 요인은 다음과 같다.

전자 소스
압력
가스 종류
진공

표면 상호작용

생성물의 반응은 이종 원자, 광자 또는 라디칼이 화학 화합물을 형성할 가능성에 따라 달라진다. 표면의 온도 또한 생성물의 반응에 영향을 미친다. 흡착은 물질이 응축 층으로 모여 표면에 도달할 수 있을 때 발생하며, 그 두께는 다양하다(일반적으로 박막 산화층). 휘발성 생성물은 플라즈마 상에서 탈착되어 물질이 샘플의 벽과 상호작용할 때 플라즈마 에칭 공정을 돕는다. 생성물이 휘발성이 아니라면 물질 표면에 박막이 형성될 것이다. 플라즈마 에칭 능력에 영향을 미치는 다양한 원리는 다음과 같다.

휘발성
흡착
화학 친화력
이온 폭격
스퍼터링

플라즈마 에칭은 표면 접촉각을 친수성에서 소수성으로 또는 그 반대로 변화시킬 수 있다. 아르곤 플라즈마 에칭은 접촉각을 52도에서 68도로 증가시켰다고 보고되었으며, 골 플레이트 응용을 위한 CFRP 복합재료의 경우 산소 플라즈마 에칭으로 접촉각이 52도에서 19도로 감소했다. 플라즈마 에칭으로 금속의 표면 거칠기가 수백 nm에서 3nm 이하로 낮아진 것으로 보고되었다.

유형

압력은 플라즈마 에칭 공정에 영향을 미친다. 플라즈마 에칭이 일어나려면 챔버가 100 Pa 미만의 저압 상태여야 한다. 저압 플라즈마를 생성하려면 가스를 이온화해야 한다. 이온화는 글로우 방전에 의해 발생한다. 이러한 여기는 외부 소스에 의해 발생하며, 최대 30kW의 전력과 50Hz(DC)에서 5-10Hz(펄스 DC), 라디오 및 마이크로웨이브 주파수(MHz-GHz)까지의 주파수를 제공할 수 있다.

마이크로웨이브 플라즈마 에칭

마이크로웨이브 에칭은 마이크로웨이브 주파수, 즉 MHz에서 GHz 사이의 여기 소스를 사용한다. 플라즈마 에칭의 한 예는 다음과 같다.

마이크로웨이브 플라즈마 에칭 장치. 마이크로웨이브는 2.45GHz에서 작동한다. 이 주파수는 마그네트론에 의해 생성되며 직사각형 및 원형 도파관을 통해 방전된다. 방전 영역은 내경 66mm의 석영 튜브 내에 있다. 두 개의 코일과 영구 자석이 플라즈마를 유도하는 자기장을 만들기 위해 석영관 주위에 감겨 있다.

수소 플라즈마 에칭

가스를 플라즈마 에칭에 사용하는 한 가지 형태는 수소 플라즈마 에칭이다. 따라서 다음과 같은 실험 장치를 사용할 수 있다.

30MHz의 RF 여기가 있는 석영관이 표시된다. 이는 2-10W/cm³의 전력 밀도로 관 주위의 코일과 결합된다. 가스 종류는 챔버 내의 H2 가스이다. 가스 압력 범위는 100-300 um이다.

Plasma etcher

플라즈마 에처(Plasma Etcher) 또는 에칭 툴은 반도체 소자 생산에 사용되는 툴이다. 플라즈마 에처는 일반적으로 13.56MHz의 고주파 전기장을 사용하여 공정 가스(일반적으로 산소 또는 불소 가스)로부터 플라즈마를 생성한다. 실리콘 웨이퍼를 플라즈마 에처에 넣고 진공 펌프 시스템을 사용하여 공정 챔버에서 공기를 배출한다. 그런 다음 저압의 공정 가스를 주입하고 유전체 붕괴를 통해 플라즈마로 여기시킨다.

플라즈마 구속

산업용 플라즈마 에처는 종종 RF(radio frequency) 플라즈마에서 반복 가능한 에칭 속도와 정밀한 공간 분포를 가능하게 하는 플라즈마 구속 기능을 갖추고 있다. 플라즈마를 구속하는 한 가지 방법은 다른 유체의 이중층과 유사한 플라즈마 내 근표면층인 Debye 시스현상을 이용하는 것이다. 예를 들어, 슬롯이 있는 석영 부품의 Debye 시스 길이가 슬롯 폭의 최소 절반인 경우, 시스가 슬롯을 차단하여 플라즈마를 구속하지만 전하를 띠지 않은 입자는 여전히 슬롯을 통과할 수 있다.

응용 분야

플라즈마 에칭은 현재 전자 제품 제조를 위해 반도체 재료를 가공하는 데 사용된다. 전자 소자에 사용될 때 효율성을 높이거나 특정 특성을 향상시키기 위해 반도체 재료 표면에 미세 구조를 에칭할 수 있다. 예를 들어 플라즈마 에칭을 사용하여 실리콘 표면에 깊은 트렌치를 만들어 마이크로전자기계시스템에 사용할 수 있다. 이 응용 프로그램은 플라즈마 에칭이 마이크로전자 생산에서도 주요 역할을 할 수 있는 잠재력이 있음을 시사한다. 마찬가지로 이 공정을 나노미터 스케일로 조정하는 방법에 대한 연구가 현재 진행 중이다.

특히 수소 플라즈마 에칭은 다른 흥미로운 응용 분야가 있다. 반도체 에칭 공정에 사용될 때 수소 플라즈마 에칭은 표면에 존재하는 자연 산화막의 일부를 효과적으로 제거할 수 있음이 입증되었다. 수소 플라즈마 에칭은 또한 깨끗하고 화학적으로 균형 잡힌 표면을 남기는 경향이 있어 여러 응용 분야에 이상적이다.

산소 플라즈마 에칭은 유도 결합 플라즈마/반응성 이온 에칭(ICP/RIE) 반응기에서 고바이어스를 적용하여 다이아몬드 나노구조의 이방성 깊은 에칭에 사용할 수 있다. 반면에 0V 바이어스 산소 플라즈마는 C-H로 종료된 다이아몬드 표면의 등방성 표면 종료에 사용될 수 있다.

집적 회로

플라즈마를 사용하여 실리콘 웨이퍼 위에 실리콘 산화막을 성장시킬 수 있으며(산소 플라즈마 사용), 또는 불소 가스를 사용하여 실리콘 산화물을 제거할 수 있다. 포토리소그래피와 함께 사용하면 실리콘 산화물을 선택적으로 적용하거나 제거하여 회로 경로를 형성할 수 있다.

집적회로를 형성하려면 다양한 층을 구조화해야 한다. 이는 플라즈마 에처를 사용하여 수행할 수 있다. 에칭 전에 감광제가 표면에 증착되고, 마스크를 통해 조사되며, 현상된다. 그런 다음 건식 에칭이 수행되어 구조화된 에칭이 이루어진다. 공정 후에는 남아있는 감광제를 제거해야 하며, 이는 애셔라고 불리는 특수 플라즈마 에처에서 수행된다.

건식 에칭을 통해 실리콘 및 III-V 반도체 기술에 사용되는 모든 재료를 균일하고 재현 가능하게 에칭할 수 있다. 유도 결합 플라즈마/반응성 이온 에칭(ICP/RIE)을 사용하면 다이아몬드와 같은 매우 단단한 재료도 나노구조화할 수 있다.

플라즈마 에처는 또한 고장 분석에서 집적회로의 딜레이어링에 사용된다.

인쇄 회로 기판

플라즈마는 비아 디스미어를 포함한 인쇄 회로 기판 에칭에 사용된다.

[⚡주간반도체] 4월 4주차

전자공학과 학생 — Sun, 21 Apr 2024 12:22:42 +0900

https://www.etnews.com/20240408000214

삼성·SK 패키징 경쟁...모바일 D램으로 확전

삼성전자와 SK하이닉스가 모바일 D램에서 첨단 패키징 기술로 맞붙는다. 8일 업계에 따르면 삼성전자와 SK하이닉스는 모바일 D램을 쌓은 뒤 각각의 단품 칩을 기판과 수직 와이어로 연결하는 기

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https://news.samsungsemiconductor.com/kr/%EC%82%BC%EC%84%B1%EC%A0%84%EC%9E%90-%EC%B0%A8%EC%84%B8%EB%8C%80-%EB%B0%98%EB%8F%84%EC%B2%B4-%ED%8C%A8%ED%82%A4%EC%A7%80-%EA%B8%B0%EC%88%A0-i-cube4-%EA%B0%9C%EB%B0%9C/

삼성전자, 차세대 반도체 패키지 기술 ‘I-Cube4’ 개발

삼성전자가 로직 칩과 4개의 HBM(High Bandwidth Memory) 칩을 하나의 패키지로 구현한 독자 구조의 2.5D 패키지 기술 ‘I-Cube4’를 개발했습니다. ‘I-Cube4(Interposer-Cube4)’는 고대역폭...

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https://www.youtube.com/watch?v=it3pwdWqL8o&t=28s&ab_channel=%EC%99%80%EB%96%BC%EC%9D%98%EC%A3%BC%EC%8B%9D%EB%85%B8%ED%8A%B8WATTE%27sStockNote

https://www.hankyung.com/article/2024041018391

'낸드플래시 봄' 왔다…적층 경쟁 나선 반도체업계

'낸드플래시 봄' 왔다…적층 경쟁 나선 반도체업계, 산업 리포트 삼성, 이달 중 9세대 낸드 양산 SK하이닉스·日 키오시아도 내년 300단대 제품 양산 준비

www.hankyung.com

https://m.post.naver.com/viewer/postView.naver?volumeNo=34864194&memberNo=38316664

[시스템 반도체 진단] ④ 반도체 미세공정 경쟁이 ‘칩렛’ 중요성 높여

[BY 테크월드] 기술한계‧비용상승 걸림돌…멀티다이 디자인‧칩렛 해결책으로 반도체 기업 80여 개사 ‘UCIe...

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https://www.sisaweek.com/news/articleView.html?idxno=212798

‘유리’로 만든 반도체, AI업계가 주목하는 이유 - 시사위크

시사위크=박설민 기자 반도체는 ‘인공지능(AI)’의 두뇌다. AI알고리즘의 작동, 데이터 처리 및 연산 등 모든 작업은 반도체를 통해 이뤄진다. 특히 사회 전반의 혁신을 가져오고 있는 ‘생성형

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https://m.edaily.co.kr/news/read?newsId=03630966638855136&mediaCodeNo=257

장덕현 삼성전기 사장 "유리기판 시제품 내년 목표로 준비"

장덕현 삼성전기 대표이사 사장이 내년 유리기판 시제품을 내겠다는 계획을 밝혔다. 인공지능(AI) PC 및 서버용 반도체 기판을 넘어 차세대 제품으로 꼽히는 유리기판 육성에 힘을 싣는다는 구상

m.edaily.co.kr

https://www.chosun.com/economy/tech_it/2024/04/11/BD5F4DWZRVH3BGLTXEDHH4THYM/

AI 연산 핵심 칩은 ‘GPU’… AI 가속기로 추론하고 이미지 만들어

AI 연산 핵심 칩은 GPU AI 가속기로 추론하고 이미지 만들어 AI 반도체, 뭘로 이루어지나

www.chosun.com

https://www.segye.com/newsView/20240410520120

[사이언스프리즘] EUV와 반도체 기업의 미래 투자

2019년, ASML이라는 회사의 주가가 폭등하기 시작한다. 100조원 수준이었던 ASML의 시가총액은 5년간 5배나 올라 2024년 2월 기준 삼성전자보다 높아지게 되었다. 이 회사는 EUV라고 부르는 노광장비를

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https://n.news.naver.com/article/023/0003828274?sid=105

AI 열풍에 대만지진 겹쳐... 이젠 PC·스마트폰 부품 가격도 뜀박질

감산·AI 열풍에 대만 지진 겹쳐… 반도체 가격 전방위 상승 올해 1월 게임용 컴퓨터를 구매하기 위해 각 부품을 온라인 쇼핑몰 장바구니에 담아놨던 직장인 김모(34)씨는 현재 가격을 보고 깜짝

n.news.naver.com

https://www.mk.co.kr/news/business/10989956

[오찬종의 위클리반도체] 도둑 맞은 '마하1'이 한국서 달린다? 삼성·네이버 동맹에 비밀이… - 매

슈퍼칩 '마하-1'의 모든 것

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https://www.joongang.co.kr/article/25242521#home

[김병필의 인공지능 개척시대] 머지않아 도래할 인간 수준 인공지능 | 중앙일보

이 이야기는 미래 기술 발전을 예측하는 일이 얼마나 어려운지 잘 보여준다. 전문가 개개인이 미래를 예측하는 일이 어렵다면, 여러 전문가의 예측을 종합하면 어떨까. 설문 결과 2047년까지 AI가

www.joongang.co.kr

https://www.youtube.com/watch?v=wWHysB-6j4g&t=275s&ab_channel=EO%EC%9D%B4%EC%98%A4

https://www.yna.co.kr/view/AKR20240415073700063

KAIST, 세계 최고 속도 입체적 디스플레이 기술 개발 | 연합뉴스

(대전=연합뉴스) 정찬욱 기자 = 한국과학기술원(KAIST)은 바이오및뇌공학과 장무석 교수 연구팀이 일본 북해도대학 전자과학연구소, 오카야마대학...

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https://sports.khan.co.kr/bizlife/sk_index.html?art_id=202404141046003&sec_id=563002

‘전기차 문제는 차가 아닌 충전 인프라다’ 현대차그룹 초고속 충전기 늘린다

현대차그룹이 향상된 전기차 충전 편의성을 알리기 위해 EV 렌터카에 PnC 기술을 적용한다. 현대차그룹은 15일(월)부터 10월 15일(화)까지 제주도에 위치한 롯데렌터카에서 운영...

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전기차 캐즘에도…중요한 건 꺾이지 않는 실적[기자수첩-산업IT]

어렸을 적 집 안에는 종종 병아리 부화기가 거실 한쪽을 차지하고 있었다. 따뜻한 조명 아래 여러 개의 알이 옹기종기 모여 있었는데 안타깝게도 모든 알이 병아리가 되지는 못했다. 미동도 없

www.dailian.co.kr

http://www.kocw.net/home/cview.do?cid=2d781a8192ccdc47

반도체공학II

BJT, FET, 레이저, 스위칭 소자, 초고주파 소자 등 각종 반도체소자의 기본 성질 및 특성을 배우며 이를 기초로 하여 집적회로 구성을 위한 공정 integration의 기초를 다룬다. <br/><br/><교재 및 출처> <b

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전자공학과 학생 — Sat, 20 Apr 2024 22:16:31 +0900

[ 세미피디아] High NA EUV란?

전자공학과 학생 — Thu, 18 Apr 2024 22:10:04 +0900

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https://www.sedaily.com/NewsView/22Q3YO7BB4

https://www.asml.com/en/news/stories/2024/5-things-high-na-euv

5 things you should know about High NA in EUV

Bringing you the what, why and how behind the latest extreme ultraviolet (EUV) lithography systems

www.asml.com

https://www.asml.com/en/products/euv-lithography-systems

ASML EUV lithography systems

Discover our NXE and EXE systems that use extreme ultraviolet (EUV) light to deliver high-resolution lithography and make mass production of the world’s most advanced microchips possible.

www.asml.com

https://www.youtube.com/watch?v=YKnWaXc_sHI

https://www.youtube.com/watch?v=ZBC7bkc3WyQ

https://www.thelec.kr/news/articleView.html?idxno=14068

[영상] 반도체 EUV 'High NA' 기술 원리를 알아봅시다 - 전자부품 전문 미디어 디일렉

인터뷰 진행: 한주엽 디일렉 대표출연: 안진호 한양대학교 교수-오늘 모시기 어려운 분 또 모셨습니다. 한양대학교 안진호 교수님 모시고 EUV와 관련된 내용 업데이트해 드리도록 하겠습니다. 안

www.thelec.kr

https://yusae8th.tistory.com/125

EUV High NA 기술 공부 (1/2)

EUV High NA 기술 원리에 대해서.. 유튜브 디일렉 채널을 통해 공부한 내용을 정리한다. (역시 EUV 기술 관련해서는 한양대 안진호 교수님이 최고임.) EUV High NA 장비 : EUV가 통과하는 렌즈 및 반사경

yusae8th.tistory.com

https://yusae8th.tistory.com/127

EUV High NA 기술 공부 (2/2)

어제 작성했던 EUV Hign-NA 기술 관련 공부 2편이다. 1편은 아래 링크 참고하고.. https://yusae8th.tistory.com/125 EUV High NA 기술 공부 (1/2) EUV High NA 기술 원리에 대해서.. 유튜브 디일렉 채널을 통해 공부한

yusae8th.tistory.com

https://www.sedaily.com/NewsView/22Q3Y8MPN7

[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?<1>

산업 > 기업 뉴스: 지난달 팻 겔싱어 인텔 CEO는 '인텔이 돌아왔다'는 말과 함께 새로운 반도체 기술 로드맵을 발표했다. 이때 사람들의 ...

www.sedaily.com

https://www.sedaily.com/NewsView/22Q3YO7BB4

[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?<2>

산업 > 기업 뉴스: #앞선 ‘[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?’ 1부 기사에서는 High-NA EUV 장비에서 렌...

www.sedaily.com

https://sshmyb.tistory.com/104

[포토공정] 추가교육 : "EUV, High-NA 기술원리"

[질문 1]. Numerical Aperture, NA에 대해서 설명해보세요. Numerical Aperture, NA는 보통 '렌즈의 크기'를 표현하며, 정확히 말하자면, 렌즈의 유효한 부분을 재현하는 Aperture의 크기를 수치화 한 개념으로 '

sshmyb.tistory.com

https://www.youtube.com/watch?v=_-qMRcntUIk

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[ 세미피디아] MR-MUF란?

전자공학과 학생 — Thu, 18 Apr 2024 14:11:17 +0900

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SK하이닉스(@skhynix_official)님의 공유 게시물

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SK하이닉스가 HBM에 진심인 이유 <1> [강해령의 하이엔드 테크]

산업 > 기업 뉴스: 정보기술(IT) 시장에 관심 많으신 독자 여러분, 안녕하세요. 지난 20일 SK하이닉스에서 흥미로운 반도체 개발 소식을 발표했습니...

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https://www.sedaily.com/NewsView/29OHODCQ01

SK하이닉스가 HBM에 진심인 이유 <2> [강해령의 하이엔드 테크]

산업 > 기업 뉴스: 정보기술(IT) 시장에 관심 많으신 독자 여러분, 안녕하세요. 지난주 하이엔드 테크 기사에서는 SK하이닉스(000660)가 고대역폭메...

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https://blog.naver.com/noback91/223145119029

SK하이닉스가 HBM3에 사용한 Advanced MR-MUF란?

원래는 조금 다른 이유로 검색을 하다가 정리하고 싶은 내용이 생겨서 글로 적어봅니다. 플립칩 본딩에는 ...

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https://news.skhynix.co.kr/post/sk-hynix-12-layer-hbm3-interview

“HBM 시장 1위 우리가 지킨다” 같은 크기로 더 큰 용량을 제공하는, 세계 최초 12단 HBM3 개발 주

뉴스룸은 어드밴스드(Advanced) MR-MUF 등 첨단 기술을 적용해 최고의 가치를 구현한 12단 HBM3 개발진을 만나 이번 제품의 특장점과 개발 비하인드 스토리 그리고 차세대 제품에 대한 포부까지 들어

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https://news.skhynix.co.kr/post/pathfinder-1-hkmg

[Pathfinder, 선행 기술과 동행하다(1편), HKMG 공정 소개편] 초고속, 초저전력 끝판왕 LPDDR5X와 LPDDR5T,

스마트폰에 들어가는 모바일용 D램은 크기가 작아야 하고 소비전력이 낮아야 한다. SK하이닉스가 모바일용 D램 강자 지위를 공고히 할 수 있었던 ‘기술력의 비밀’은 무엇일까? High-K Metal Gate(이

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https://news.skhynix.co.kr/post/pathfinder-2-adv-pkg

[Pathfinder, 선행 기술과 동행하다(2편), 어드밴스드 패키지 기술 소개편] 웨이퍼 공정 미세화의 한

SK하이닉스는 D램, 낸드플래시 등 종류가 다른 칩을 하나로 모으고, D램을 수직으로 쌓아 대역폭을 늘리는 등 어드밴스드 패키지(Advanced Package) 기술로 한계를 뛰어넘고 있다. 앞선 기술력으로 무

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https://news.skhynix.co.kr/post/pathfinder-3-4d-nand

[Pathfinder, 선행 기술과 동행하다(3편), 4D 낸드 기술 소개편] 더 많이 쌓고, 더 많이 저장하고… 첨

SK하이닉스 낸드 혁신의 핵심인 4D 낸드 기술을 자세히 알아본다. Cost-effective 3-Plug 형성, Sideway Source, All PUC, Advanced CTF 등 적층 및 성능 향상에 특화된 4D 1.0부터 MSC 등 적층 한계를 극복하는 4D 2.0까

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반도체 기술 탐구: SK Hynix의 HBM 패키징 기술, TSV와 MR-MUF

1. TSV HBM 기사가 나오면 단골손님처럼 등장하는 기술 용어가 'TSV'이다. TSV는 'Through Silicon Via'의 줄임말로 실리콘(반도체 wafer)를 관통하는 만드는 배선, 즉 '실리콘관통전극'이다. 반도체의 집적도

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[ 세미피디아] Reactive-ion etching, Deep reactive-ion etching이란?

전자공학과 학생 — Tue, 16 Apr 2024 15:28:19 +0900

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Reactive-ion etching

Reactive-ion etching - Wikipedia

반응 이온 식각(RIE)은 미세 가공에 사용되는 식각 기술이다. RIE는 습식 식각과는 다른 특성을 가진 건식 식각의 한 종류이다. RIE는 화학적으로 반응성 있는 플라즈마를 사용하여 웨이퍼에 증착된 물질을 제거한다. 플라즈마는 낮은 압력(진공) 환경에서 전자기장에 의해 생성된다. 플라즈마의 고에너지 이온이 웨이퍼 표면을 공격하며 그와 반응한다.

A commercial reactive-ion etching setup in a  cleanroom

장비

일반적인(평행판) RIE 시스템은 원통형 진공 챔버로 구성되며, 웨이퍼 플래터가 챔버 하단 부분에 위치한다. 웨이퍼 플래터는 챔버의 나머지 부분과 전기적으로 절연되어 있다. 가스는 챔버 상단의 작은 입구를 통해 유입되며, 진공 펌프 시스템을 통해 하단으로 배출된다. 사용되는 가스의 종류와 양은 식각 공정에 따라 다르며, 실리콘 식각에는 황육불화물이 일반적으로 사용된다. 가스 압력은 가스 유량 조절 및/또는 배기 개구 조정을 통해 수밀리토르에서 수백 밀리토르 범위로 유지된다.

유도 결합 플라즈마(ICP) RIE 등 다른 종류의 RIE 시스템도 존재한다. 이 시스템에서는 무선 주파수(RF) 구동 자기장으로 플라즈마가 생성된다. 매우 높은 플라즈마 밀도를 달성할 수 있지만, 식각 프로파일은 더 등방성 경향이 있다.

평행판 RIE와 유도 결합 플라즈마 RIE의 결합 시스템도 가능하다. 이 시스템에서는 ICP가 높은 밀도의 이온원 역할을 하여 식각 속도를 높이고, 별도의 RF 바이어스가 기판(실리콘 웨이퍼)에 인가되어 기판 근처에 방향성 전기장을 생성함으로써 더 이방성 식각 프로파일을 달성할 수 있다.

RIE 작동 원리

RIE(하단)와 광화학 식각(중앙) 비교

플라즈마는 웨이퍼 플래터에 강한 RF(라디오 주파수) 전자기장을 인가하여 발생된다. 일반적으로 13.56MHz 주파수, 수백 와트의 전력이 사용된다. 진동하는 전기장이 기체 분자를 이온화하여 플라즈마를 만든다.

전기장 주기마다 전자가 챔버 내부에서 상하로 가속되며, 때로는 챔버 상부 벽과 웨이퍼 플래터에 충돌한다. 그와 달리 훨씬 더 무거운 이온은 RF 전기장에 상대적으로 적게 움직인다. 챔버 벽으로 유입된 전자는 접지로 빠져나가 시스템의 전자 상태에 영향을 미치지 않는다. 그러나 웨이퍼 플래터에 침착된 전자는 플래터의 DC 절연으로 인해 큰 음의 전압을 발생시킨다. 플라즈마 자체는 자유 전자보다 양이온 농도가 높아 약간 양의 전하를 띠게 된다.

이런 큰 전압 차이로 인해 양이온이 웨이퍼 플래터 쪽으로 drift하여 시료와 충돌한다. 이온은 시료 표면의 물질과 화학적으로 반응하거나 운동 에너지 일부를 전달하여 스퍼터링할 수 있다. 반응성 이온의 주로 수직 방향 도달로 인해 RIE는 매우 이방성의 식각 프로파일을 만들어 낼 수 있는데, 이는 등방성 특성의 습식 화학 식각과 대비된다.

RIE 시스템의 식각 조건은 압력, 가스 유량, RF 전력과 같은 많은 공정 변수에 크게 의존한다. RIE의 변형된 버전인 깊은 반응 이온 식각(DRIE)은 깊은 특징을 파내는 데 사용된다.

일반적인 RIE 장치 구조. RIE는 전기장(3)을 생성하는 두 개의 전극(1, 4)으로 구성되며, 이 전기장은 이온(2)을 시료(5) 표면으로 가속시킨다.

Deep reactive-ion etching

Deep reactive-ion etching - Wikipedia

깊은 반응 이온 식각(DRIE)은 웨이퍼/기판에 깊은 침투, 가파른 측면 구멍과 트렌치를 만드는 데 사용되는 강한 이방성 식각 공정이다. 이는 이러한 특징이 필요한 MEMS(마이크로 전자 기계 시스템)를 위해 개발되었지만, DRAM의 고밀도 커패시터를 파내기 위해서와 최근 첨단 3D 웨이퍼 레벨 패키지 기술에서 실리콘 관통 비아(TSV)를 만들기 위해서도 사용된다. DRIE에서는 기판이 반응기 내부에 놓이고 여러 가지 기체가 주입된다. 기체 혼합물에서 플라즈마가 발생하여 기체 분자를 이온으로 분해한다. 가속된 이온이 식각되는 물질의 표면과 반응하여 다른 기체 성분을 형성한다. 이것이 반응 이온 식각의 화학적 부분이다. 이온이 충분한 에너지를 가지고 있다면 화학 반응 없이도 물질의 원자를 튕겨낼 수 있는데, 이것이 물리적 부분이다.

DRIE는 반응 이온 식각(RIE)의 특별한 하위 유형이다.

고속 DRIE를 위한 두 가지 주요 기술은 극저온 공정과 보시 공정이지만, 보시 공정만이 인정된 양산 기술이다. 극저온 공정과 보시 공정 모두 90°(완전 수직) 벽면을 만들 수 있지만, 종종 약간 테이퍼진, 예를 들어 88°("재진입") 또는 92°("역단") 형태의 벽면이 만들어진다.

다른 메커니즘은 측벽 패시베이션이다. 황육불화물과 산소 식각 가스에서 유래한 SiOxFy 기능기가 측벽에 응축되어 측면 식각으로부터 측벽을 보호한다. 이러한 공정들의 조합으로 깊은 수직 구조물을 만들 수 있다.

극저온 공정

극저온 DRIE에서는 웨이퍼를 -110°C(163 K)로 냉각한다. 낮은 온도는 등방성 식각을 생성하는 화학 반응을 늦출 수 있다. 그러나 이온은 계속해서 위쪽을 향하는 표면을 강타하여 식각한다. 이 공정은 매우 수직적인 측벽을 가진 트렌치를 생성한다. 극저온 DRIE의 주요 문제는 기판의 표준 마스크가 극단적인 냉각에 의해 균열되고, 식각 부산물이 가장 가까운 차가운 표면, 즉 기판 또는 전극에 침적되는 경향이 있다는 것이다.

보시 공정

A silicon micro-pillar fabricated using the Bosch process

보시 공정은 독일 기업 로버트 보시 GmbH가 특허를 받은 공정으로, 펄스 또는 시간 분할 식각이라고도 알려져 있다. 이 공정은 거의 수직 구조물을 달성하기 위해 두 가지 모드를 반복적으로 교대로 사용한다:

표준적이고 거의 등방성인 플라즈마 식각. 플라즈마에는 일부 이온이 포함되어 있으며, 이 이온들은 거의 수직 방향에서 웨이퍼를 공격한다. 실리콘 식각에는 황육불화물[SF6]이 주로 사용된다.
화학적으로 불활성인 패시베이션 층 증착. (예를 들어, 옥타플루오로시클로부탄[C4F8] 소스 가스는 테플론과 유사한 물질을 생성한다.)

보시 공정으로 만든 실리콘 구조의 물결 모양 측벽

각 단계는 수초 동안 지속된다. 패시베이션 층은 전체 기판을 추가적인 화학 공격으로부터 보호하고 추가 식각을 방지한다. 그러나 식각 단계 동안 기판을 폭격하는 방향성 이온은 트렌치 바닥의 패시베이션 층을 공격하고 제거한다(측벽은 공격하지 않음). 이로 인해 화학 식각제에 기판이 노출된다.

이러한 식각/증착 단계가 수없이 반복되어 트렌치 바닥에서 매우 작은 등방성 식각 단계가 진행된다. 예를 들어, 0.5mm 두께의 실리콘 웨이퍼를 식각하려면 100-1000회의 식각/증착 단계가 필요하다. 이중 단계 공정으로 인해 측벽이 약 100-500nm의 진폭으로 물결 모양을 띠게 된다. 사이클 시간을 조절하여 더 부드러운 벽면 또는 더 높은 식각률을 얻을 수 있다.

DRIE 용도

RIE의 "깊이"는 용도에 따라 다음과 같다:

DRAM 메모리 회로에서는 커패시터 트렌치 깊이가 10-20㎛ 정도이다.
MEMS에서는 DRIE가 수 마이크로미터에서 0.5mm까지 다양하게 사용된다.
불규칙한 칩 다이싱에서는 DRIE가 연질/경질 하이브리드 마스크를 사용하여 서브밀리미터 식각으로 실리콘 다이를 레고 조각과 같은 불규칙한 모양으로 다이싱한다.
유연 전자 소자에서는 실리콘 기판 두께를 수 마이크로미터에서 수십 마이크로미터로 줄이기 위해 DRIE를 사용한다.

DRIE와 RIE의 차이점은 식각 깊이이다. RIE의 실용적인 식각 깊이는 약 10㎛ 정도이고 식각 속도는 1㎛/분 수준인 반면, DRIE는 600㎛ 이상의 깊이와 20㎛/분 이상의 속도로 식각할 수 있다.

유리의 DRIE는 높은 플라즈마 출력이 필요하여 깊은 식각에 적합한 마스크 재료를 찾기 어렵다. 폴리실리콘과 니켈은 10-50㎛ 깊이의 식각에 사용된다. 폴리머의 DRIE에서는 SF6 식각과 C4F8 패시베이션을 번갈아 사용하는 보시 공정이 적용된다. 금속 마스크도 사용할 수 있지만, 추가적인 사진 및 증착 공정이 필요하므로 비용이 많이 든다. 그러나 화학 증폭 음성 레지스트를 사용하면 금속 마스크 없이도 실리콘(최대 800㎛), InP(최대 40㎛), 유리(최대 12㎛) 등 다양한 기판에서 깊은 식각이 가능하다.

극저온 DRIE에서는 갈륨 이온 주입을 식각 마스크로 사용할 수 있다. 포커스드 이온 빔과 극저온 DRIE를 결합한 나노 제조 공정이 N Chekurov 등에 의해 보고되었다.

정밀 기계 부품

DRIE를 통해 실리콘 기계 부품을 고급 손목시계에 활용할 수 있게 되었다. 카르티에 엔지니어에 따르면 "DRIE로는 기하학적 형상에 제한이 없다"고 한다. DRIE를 통해 종횡비 30 이상의 고종횡비 구조를 얻을 수 있다. 이를 통해 강철로 만든 부품(예: 헤어스프링)을 실리콘으로 대체할 수 있게 되었다. 실리콘은 강철보다 가볍고 단단하지만, 제조 과정이 더 까다롭다.

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[ 세미피디아] Hybrid Bonding, 하이브리드 본딩이란?

전자공학과 학생 — Mon, 15 Apr 2024 14:29:24 +0900

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하이브리드 본딩이란 무엇인가?

https://www.youtube.com/watch?v=N4n5nDEWqQo&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

https://www.brewerscience.com/what-is-hybrid-bonding/

하이브리드 본딩을 이해하려면 먼저 고급 패키징 산업의 역사를 간단히 살펴볼 필요가 있다. 전자 패키징 산업이 3차원 패키징으로 발전할 때, 마이크로 범프는 다이 위의 작은 구리 범프를 사용하여 칩 간 수직 상호 연결을 제공하는 웨이퍼 레벨 패키징의 한 형태였다. 범프의 크기는 40마이크로미터 피치에서 20마이크로미터 또는 10마이크로미터 피치로 점차 줄어들었다. 그러나 문제는 10마이크로미터 이하로 줄이는 것이 매우 어려워졌고, 엔지니어들은 더 작은 크기로 계속 스케일링하기 위한 새로운 솔루션을 찾기 시작했다. 하이브리드 본딩은 범프의 사용을 완전히 피하고 대신 작은 구리-구리 연결을 사용하여 10마이크로미터 피치 이하를 가능하게 한다. 이를 통해 상호 연결 밀도가 크게 향상되어 3D와 유사한 패키지와 고급 메모리 큐브를 실현할 수 있다.

하이브리드 본딩은 유전체 본딩(SiOx)과 내장 금속(Cu)이 결합된 영구적인 본딩 방식이다. 이는 업계 전반에서 **직접 본딩 상호 연결(DBI)** 로 알려져 있다. 하이브리드 본딩은 본딩 계면에 매립된 금속 패드를 포함하는 융합 본딩을 확장하여, 웨이퍼를 면 대 면으로 연결할 수 있게 해준다.

https://blog.brewerscience.com/what-is-hybrid-bonding

https://www.youtube.com/watch?v=j0yR43Yl18I&t=531s&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

왜 하이브리드 본딩을 사용해야 하는가?

하이브리드 본딩은 다이-대-웨이퍼(D2W) 또는 웨이퍼-대-웨이퍼(W2W)를 밀접하게 배치된 구리 패드를 통해 수직으로 연결한다. 이미지 센싱 분야에서 W2W 하이브리드 본딩이 이미 몇 년 동안 양산되어 왔지만, 업계에서는 D2W 하이브리드 본딩 개발을 더욱 가속화하고자 노력하고 있다. 이러한 개발을 통해 이질적인 집적이 가능해져, 다양한 기능, 크기 및 설계 규칙을 가진 다이를 직접 연결할 수 있는 강력하고 유연한 수단을 제공하게 된다.

하이브리드 본딩은 다른 본딩 기술에 비해 많은 장점을 제공합니다:

*   고급 3D 디바이스 적층 가능
*   가장 높은 I/O
*   10마이크로미터 미만의 본딩 피치 실현
*   더 높은 메모리 밀도
*   향상된 대역폭
*   증가된 전력
*   향상된 속도 효율성
*   범프가 필요 없어 성능을 저하시키지 않으면서도 전력 및 신호 저하 방지

Image Credit: Imed Jani. Test and characterization of 3D high-density interconnects. Micro and Nanotechnolo- gies/Microelectronics. Université Grenoble Alpes, 2019. English. NNT : 2019GREAT094 . tel- 02634259

https://www.youtube.com/watch?v=znfVicro51A&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

화학 기계적 연마(CMP)는 웨이퍼 레벨 패키징에서 핵심적인 공정 중 하나입니다. CMP는 화학적 및 기계적 작용의 조합을 통해 물질을 제거하여 매우 매끄럽고 평탄한 재료 표면을 달성하는 공정입니다. CMP 공정을 통해 평탄한 표면을 얻는 것은 비용이 많이 들어 SiOx를 유전체 재료로 사용하는 단점 중 하나입니다. SiOx의 경우 CMP를 통해 표면 거칠기(Ra)가 1nm 미만의 평탄한 표면이 필요합니다. 평탄한 표면이 달성되지 않으면 입자 또는 구리 데싱으로 인해 본딩 라인에 공극이 생길 수 있습니다. 또한 SiOx는 본딩 중 리플로가 없어 금속 주변에 공기 격자가 발생할 수 있습니다.

아래는 영구 본딩 접착제를 하이브리드 본딩에 사용하는 방법을 보여주는 간단한 공정입니다. A 경우에는 Cu 기둥 위에 유전체 고분자를 도포한 후 본딩 전에 평탄화합니다. B 경우에는 고분자를 패턴화하고 듀얼 다마신 방식으로 Cu 기둥을 형성한 후 본딩합니다. 감광성 유전체 재료의 기능성이 이러한 공정을 가능하게 합니다.

https://www.youtube.com/watch?v=vxQ7dAhU3VE&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

하이브리드 본딩

https://www.appliedmaterials.com/us/en/semiconductor/markets-and-inflections/heterogeneous-integration/hybrid-bonding.html

이질적인 집적은 반도체 기업이 다양한 기능, 기술 노드 및 크기의 칩렛을 고급 패키지에 결합하여 단일 제품으로 작동할 수 있게 해줍니다. 고성능 컴퓨팅 및 인공 지능과 같은 애플리케이션에서 트랜지스터에 대한 수요는 계속해서 기하급수적으로 증가하고 있지만, 기존 2D 스케일링 방식으로 트랜지스터를 줄이는 능력은 느려지고 더 비용이 많이 들게 되었습니다. 이질적인 집적은 이러한 업계 과제를 해결합니다. 이는 새로운 방식으로 칩 성능, 전력, 면적, 비용 및 출시 시간(PPACt)을 개선할 수 있게 해주는 새로운 전략의 핵심 요소입니다.

칩 제조업체는 통과 실리콘 비아(TSV) 및/또는 하이브리드 본딩을 사용하여 고급 2.5D 및 3D 패키지에 칩렛을 통합할 수 있습니다. 통과 실리콘 비아는 기존의 PCB 기반 칩 방식과 비교하여 성능을 크게 향상시키고 전력 소비를 줄일 수 있습니다. 최신 패키징 혁신인 하이브리드 본딩은 칩 또는 웨이퍼 간 직접 연결을 가능하게 합니다. TSV와 비교하여 하이브리드 본딩은 성능을 더욱 향상시키고 전력 소비를 더 줄일 수 있습니다. 하이브리드 본딩에서는 다이가 서로 쌓여 있고, 매우 미세한 구리-구리 상호 연결이 사용되어 이들 다이 간 연결을 제공합니다.

https://blog.brewerscience.com/what-is-hybrid-bonding

구리-구리 하이브리드 본딩은 전력과 신호 손실이 거의 없이 단일체 설계와 매우 유사한 성능을 가능하게 합니다. 이 기술의 과제는 거의 0에 가까운 다이 간 정렬 오류로 결함이 없는 구리-구리 본딩을 달성하는 것이며, 동시에 비용을 낮추는 것입니다. 이를 위해서는 상위 및 하위 공정과 함께 디바이스 설계에 큰 변화가 필요합니다. 통합된 공정 개발 및 공동 최적화가 여기에서 핵심적인 역할을 합니다.

어플라이드 머티리얼즈는 유전체 증착, 금속 증착, 전기 도금, 화학적 기계적 평탄화(CMP) 및 식각 등 다양한 하이브리드 본딩 공정 단계를 지원하는 기술과 솔루션을 보유하고 있습니다. 어플라이드 머티리얼즈의 Insepra™ SiCN 및 Catalyst CMP 시스템은 새로운 재료와 향상된 표면 처리를 통해 최첨단 하이브리드 본딩을 가능하게 합니다.

또한 우리는 개발 파트너와 협력하여 고객에게 완전한 단말 간 하이브리드 본딩 솔루션을 개발하고 확산할 수 있는 기술을 제공하고 있습니다.

첫 번째 협업은 CIS와 NAND에 사용되는 웨이퍼-대-웨이퍼 본딩이며, DRAM에도 잠재적인 관심사입니다. 어플라이드는 EVG와 협력하여 웨이퍼-대-웨이퍼 하이브리드 본딩을 위한 통합 공정을 개발하고 있습니다.

https://www.youtube.com/watch?v=RTKZF2kFkiI&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

https://www.youtube.com/watch?v=EZJqNYygZLg&pp=ygUW7ZWY7J2067iM66as65OcIOuzuOuUqQ%3D%3D

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[ 세미피디아] TC-NCF란?

https://www.youtube.com/watch?v=-9UobbD1locTC-NCF는 반도체 칩 사이에 NCF라는 필름을 덧대고 열과 압력을 가해 칩을 결합하는 공정이다. 삼성전자는 어드밴스드 기술을 적용해 얇은 반도체 칩

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[⚡주간반도체] 반도체의 부활… 자동차와 함께 한국 경제 ‘쌍끌이’

하이닉스·현대차 1분기 최대 매출https://www.chosun.com/economy/industry-company/2024/04/26/V6ZOSZK3XRETJNCXCSJ6OYWEKE/ 반도체의 부활… 자동차와 함께 한국 경제 ‘쌍끌이’반도체의 부활 자동차와 함께 한국

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[ 세미피디아] Direct bonding이란?

전자공학과 학생 — Mon, 15 Apr 2024 14:03:38 +0900

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https://en.wikipedia.org/wiki/Direct_bonding

Direct bonding이란?

직접 결합, 또는 융합 결합은 중간 층 없이 진행되는 웨이퍼 결합 공정을 나타낸다. 이 결합 공정은 모든 소재에서 다수의 요구사항을 충족시키는 두 표면 사이의 화학적 결합에 기반한다. 이러한 요구사항은 웨이퍼 표면이 충분히 깨끗하고, 평평하며, 부드러워야 한다고 명시되어 있다. 그렇지 않으면 접촉되지 않은 영역, 즉 계면 기포라고 하는 공동이 발생할 수 있다.

웨이퍼의 직접 결합 공정에는 다음과 같은 절차적 단계가 있다.

웨이퍼 전처리,
상온에서의 사전 결합,
고온에서의 어닐링.

직접 결합이 웨이퍼 결합 기술로서 거의 모든 소재를 처리할 수 있음에도 불구하고, 실리콘이 지금까지 가장 확립된 소재이다. 따라서 이 결합 공정은 실리콘 직접 결합 또는 실리콘 융합 결합으로도 일컬어진다. 실리콘 직접 결합의 응용 분야는 예를 들어 절연체 위 실리콘(SOI) 웨이퍼, 센서, 액추에이터 제조 등이다.

개요

실리콘 직접 결합은 반데르발스 힘, 수소 결합, 강한 공유 결합을 포함한 분자간 상호작용에 기반한다. 직접 결합의 초기 절차는 높은 공정 온도로 특징지어졌다. 다양한 소재의 열팽창 계수 차이로 인해 공정 온도를 낮추는 요구사항이 있다. 따라서 450°C 미만의 온도에서 안정적이고 기밀성 있는 직접 결합을 달성하는 것이 목표이다. 이를 위해 플라즈마 처리나 화학기계적 연마(CMP)와 같은 웨이퍼 표면 활성화 공정이 고려되고 적극적으로 연구되고 있다.5C의 상한선은 백엔드 CMOS 공정의 제한과 적용 소재 간 상호작용 개시 시점에 기반한다.

역사

부드럽고 연마된 고체 표면의 부착 효과는 Desaguliers(1734)에 의해 처음 언급되었다. 그의 발견은 고체 간 마찰력에 기반한 것이다. 표면이 더 잘 연마될수록 고체 간 마찰력은 낮아진다. 이 진술은 특정 지점까지만 유효하다. 이 지점을 넘어서면 마찰력이 상승하고 고체 표면들이 서로 달라붙기 시작한다. 성공적인 실리콘 직접 결합에 대한 최초 보고는 1986년에 J. B. Lasky 등에 의해 발표되었다.

일반적인 직접 결합

친수성 실리콘 표면의 개략도

소수성 실리콘 표면의 개략도

직접 결합은 주로 실리콘 결합을 의미한다. 따라서 공정 기술은 표면의 화학 구조에 따라 친수성(친수성 실리콘 표면의 개략도 참조) 또는 소수성(소수성 실리콘 표면의 개략도 참조)으로 구분된다.

실리콘 웨이퍼의 표면 상태는 물방울이 형성하는 접촉각으로 측정할 수 있다. 친수성 표면의 경우 접촉각이 작은 편(< 5°)인데, 이는 우수한 젖음성에 기인한다. 반면 소수성 표면은 90°가 넘는 접촉각을 보인다.

친수성 실리콘 웨이퍼 결합

웨이퍼 전처리

실리콘 웨이퍼 본딩 시 결합 파동의 개시와 전파에 대한 적외선 사진. (왼) 웨이퍼가 공기층으로 분리되어 있고 상부 웨이퍼에 압력을 가하면 본딩 과정이 시작된다. (중) 결합 파동이 가장자리로 이동한다. (오른) 적외선을 반사하지 않는 완벽히 결합된 웨이퍼 쌍.

두 웨이퍼를 결합하기 전에 이들은 입자, 유기물, 이온 오염에 기인할 수 있는 불순물이 없어야 한다. 표면 품질을 저하시키지 않고 청정도를 달성하기 위해, 웨이퍼는 건식 세정(예: 플라즈마 처리 또는 UV/오존 세정) 또는 습식 화학 세정 과정을 거친다.2화학 용액 사용 시 순차적인 단계가 결합된다. 확립된 산업 표준 절차는 RCA의 SC(Standard Clean) 정화이다. 이는 두 용액으로 구성된다.

SC1(암모니아수(29%) + 과산화수소(30%) + 탈이온수 1:1:5)과
SC2(염산(37%) + 과산화수소(30%) + 탈이온수 1:1:6).

SC1은 70°C

~~80°C에서 5~~

10분 간 유기물 오염과 입자를 제거하고, SC2는 80°C에서 10분 간 금속 이온을 제거하는 데 사용된다.9이후 웨이퍼는 탈이온수로 헹구거나 보관된다. 웨이퍼에 일반적으로 존재하는 상호연결 및 금속화 시스템으로 인해 실제 절차는 용도와 장치에 맞게 조정되어야 한다.

상온에서의 사전 결합

친수성 및 소수성 결합 웨이퍼의 표면 에너지 다이어그램

웨이퍼를 접촉하기 전 정렬이 필요하다. 표면이 충분히 부드러우면 원자 접촉과 동시에 웨이퍼가 결합을 시작하는데, 이는 적외선 사진의 결합 파동에서 볼 수 있다.

웨이퍼에는 물 분자가 덮여 있어, 상대 웨이퍼 표면의 화학 흡착 물 분자 간 결합이 일어난다. 결과적으로 실온에서 상당량의 Si-OH(실란올) 그룹이 중합되어 Si-O-Si와 물을 형성하고, 웨이퍼 스택을 다룰 수 있을 만큼의 충분한 결합력이 확보된다. 생성된 물 분자는 어닐링 과정에서 계면을 따라 이동하거나 확산한다.

Si−OH+OH−Si→중합반응Si−O−Si+H2O

Si−OH+OH−Si→천천히 균열Si−O−Si+H2O

대기 중, 특수 가스 분위기, 또는 진공에서의 사전 결합 이후, 웨이퍼는 결합력 증대를 위한 어닐링 공정을 거쳐야 한다. 어닐링은 추가적인 열 에너지를 제공하여 더 많은 실란올 그룹이 서로 반응하도록 하고, 새로운 안정한 화학 결합이 형성되도록 한다. 생성되는 결합 종류는 공급된 에너지량 또는 적용 온도에 따라 달라진다. 결과적으로 어닐링 온도가 높아질수록 결합력이 증가한다.

고온에서의 어닐링

실온에서 110°C 사이에서는 계면 에너지가 낮게 유지되며, 계면의 물 분자가 확산하여 더 많은 수소 결합이 생성된다. 110°C에서 150°C 사이에서는 실란올 그룹이 실록산과 물로 중합되지만, 동시에 천천히 균열이 발생한다. 이 반응은 열역학적 평형을 나타내며, 실란올 그룹의 밀도가 높을수록 실록산의 수가 많아져 결합력이 증가한다.

Si−OH+Si−OH↽−−⇀Si−O−Si+HOH

150°C와 800°C 사이에서는 모든 OH 그룹이 중합될 때까지 계면에서 추가적인 공정이 관찰되지 않으며, 복합체 강도는 일정하게 유지된다.

800°C 이상에서는 고유 산화막이 점성을 띠게 되어 계면을 따라 흐르기 시작하며, 접촉 표면적이 증가한다. 따라서 계면을 따라 갇힌 수소 분자의 확산이 향상되고, 계면 공극의 크기가 줄어들거나 완전히 사라질 수 있다. 어닐링 공정은 웨이퍼 스택의 냉각으로 완료된다.

고유 산화막 층 존재 시 800°C, 열산화막 존재 시 1000°C에서 계면 에너지가 2J/m² 이상으로 증가한다(표면 에너지 다이어그램 참조). 한 웨이퍼에 열산화막이 있고 다른 웨이퍼에 고유 산화막이 있는 경우, 표면 에너지 변화는 두 웨이퍼 모두 고유 산화막을 가진 쌍과 유사하다.

소수성 실리콘 웨이퍼 결합

웨이퍼 전처리

소수성 표면은 플라즈마 처리나 불화물 함유 에칭 용액(예: 불화수소 또는 염화암모늄)을 통해 고유 산화막을 제거하면 생성된다. 이 과정은 노출된 실리콘 원자의 Si-F 결합 형성을 증진시킨다. 소수성 본딩을 위해서는 Si-F 결합이 물과 접촉하여 Si-OH로 변화하는 재친수화를 방지하는 것이 중요하다.

상온에서의 사전 결합

본딩 전 표면에는 수소와 플루오린 원자가 덮여 있다. 상온에서의 본딩은 주로 이 수소와 플루오린 원자 간 반데르발스 힘에 기반한다. 친수성 표면 본딩과 비교하면, 접촉 직후 계면 에너지가 더 낮다. 이 사실은 미결합 영역을 방지하고 웨이퍼 간 완전한 표면 접촉을 달성하기 위해 표면 품질과 청정도가 더 높아야 함을 의미한다(결합 파동의 적외선 사진 참조). 친수성 표면 본딩과 마찬가지로, 사전 본딩 이후 어닐링 공정이 수행된다.

고온에서의 어닐링

실온에서 150°C까지는 계면 반응이 중요하지 않고 표면 에너지가 안정적이다. 150°C~300°C 사이에서는 더 많은 Si-F-H-Si 결합이 형성된다. 300°C 이상에서는 수소와 플루오린이 웨이퍼 표면에서 탈착되어 과량의 수소 원자가 실리콘 결정 격자 또는 계면을 따라 확산한다. 그 결과 서로 마주보는 표면 간 공유 Si-Si 결합이 형성되기 시작한다. 700°C에서 Si-Si 결합으로의 전이가 완료된다.11결합 에너지는 벌크 실리콘의 응집 강도에 도달한다(표면 에너지 다이어그램 참조).

저온 직접 결합

직접 결합은 다양한 소재를 처리할 수 있는 높은 유연성을 가지고 있지만, 서로 다른 소재의 열팽창 계수(CTE) 불일치가 특히 직접 결합의 높은 어닐링 온도로 인해 웨이퍼 수준 본딩에 대한 중요한 제한 요인이다.

연구의 초점은 친수성 실리콘 표면에 맞춰져 있다. 결합 에너지 증가는 실란올(Si-OH)이 실록산(Si-O-Si) 그룹으로 전환되는 데 기반한다. 물 확산이 제한 요인으로 언급되는데, 이는 표면 밀접 접촉 전에 계면의 물이 제거되어야 하기 때문이다. 문제는 물 분자가 이미 형성된 실록산 그룹(Si-O-Si)과 반응할 수 있어 전체 접착 에너지가 더 약해질 수 있다는 것이다.

원하지 않는 변화나 분해를 방지하기 위해서는 사전 처리된 웨이퍼 또는 복합 소재를 본딩할 때 낮은 온도가 중요하다. 요구되는 어닐링 온도를 낮추는 방법으로는 다음과 같은 다양한 전처리가 있다.

플라즈마 활성화 본딩
표면 활성화 본딩
초고진공(UHV)
화학기계적 연마(CMP)를 통한 표면 활성화
다음을 통한 화학적 활성화 표면 처리:
- 가수분해된 테트라알콕시실란 Si(OR)4
- 가수분해된 테트라메톡시실란 Si(OCH3)4
- 질산 HNO3

나아가 연구에 따르면 소수성 표면의 경우에도 다음과 같은 웨이퍼 전처리를 통해 더 낮은 어닐링 온도가 가능한 것으로 나타났다.

As+ 이온 주입
B2H6 또는 Ar 플라즈마 처리
Si 스퍼터 증착

사례

이 기술은 가속도계, 마이크로 밸브, 마이크로 펌프와 같은 다중 웨이퍼 마이크로 구조 제조에 사용할 수 있다.

기술 사양

소재

Si
SiO2
유리 기판
리튬탄탈산염(LiTaO3)
스테인리스강

온도

일반적: < 1200°C
저온: 200 - 400°C

장점

높은 결합 강도
고온 안정성
반도체 기술과의 공정 호환성
진공 또는 다양한 대기 가스 분위기에서 본딩

단점

표면 형상에 대한 높은 기준
거칠기에 대한 높은 기준

연구

하이브리드 본딩(금속 결합과 SFB 동시 진행)
200°C 미만에서의 본딩
사전 조건화를 포함한 완전 건식 공정

Low Temperature Wafer Direct Bonding

http://www.monolithic3d.com/blog/low-temperature-wafer-direct-bonding

Low Temperature Wafer Direct Bonding

We have a guest contribution today from Brian Cronquist, MonolithIC 3D Inc.'s VP of Technology. Brian shares his perspective on Low Temperature Wafer Direct Bonding, where an important concern is...

www.monolithic3d.com

때때로 우리는 단일 3DIC 흐름의 특정 측면에 대한 질문을 받습니다. 이 블로그에서는 저온 웨이퍼 직접 본딩에 대해 이야기하고자 합니다. 여기서 중요한 우려사항은 웨이퍼와 웨이퍼 사이의 산화물과 산화물 사이의 결합 강도입니다. 이후의 트랜지스터 형성 또는 웨이퍼 박막화 공정에서 이 결합이 견딜 수 있는지 여부입니다. 그 공정에는 CMP의 전단력, 저온 증착의 열 구배, 또는 플라즈마나 습식 식각의 응력 해소가 포함됩니다.

직접 웨이퍼 본딩은 저비용 고수율 단일 3D 통합에 모두 바람직하고 필요합니다. "직접"이란 접착제와 같은 중간 층이 사용되지 않는다는 것을 의미합니다. 표면 간 본딩은 두 표면 사이의 화학 결합만 관여합니다. 전통적인 웨이퍼 팹에서 가장 높은 수율과 저비용 직접 본딩을 달성할 가능성이 있는 가장 단순한 경우는 산화물 대 산화물 본딩입니다. 산화물 대 산화물 웨이퍼 본딩의 추가적인 장점은 관통층 비아 연결에 절연 라이너가 필요하지 않으며, 기존의 BEOL 금속 대 금속 비아와 유사한 처리 용이성 및 특성을 가지는 관통층 비아(TLV)의 공정 통합 전략의 일부라는 것입니다.

단일 3D 통합을 위한 또 다른 촉진제는 400°C를 초과하지 않는 하부 층 또는 층에 대한 열 노출이 있는 직접 본딩 공정입니다. 이를 통해 텅스텐과 같은 제조하기 어려운 고온 금속 대신 구리와 탄소 함유 저유전율 산화물 BEOL과 같은 기존 금속화 및 저유전율 유전체를 사용할 수 있습니다. 저온 본딩의 두 가지 추가 장점은 열 팽창 효과로 인한 웨이퍼 변형을 방지하고(전 웨이퍼 정렬 정밀도를 크게 향상), 하부 층 트랜지스터 고유전율 금속 게이트 스택 및 접합에 대한 열 효과를 최소화하는 것입니다.

Figure 1 Low Temperature Wafer Direct Bonding

CMP와 같은 박막화 및 기타 공정(<400°C)을 가능하게 하는 웨이퍼 간 본딩의 일반적으로 인정되는 강도 임계값 지표는 1.0 ~ 1.2 J/m2 사이입니다. Di Cioccio는 1.14 J/m2의 본딩 강도가 실리콘 박막화(백그라인드 및 CMP)와 같은 공정을 견딜 수 있다고 말했습니다. Dragoi는 표면 에너지가 1.2 J/m2 이상이면 연마 또는 래핑과 같은 가혹한 공정에서도 본딩 쌍이 살아남을 수 있다고 밝혔습니다. Radu는 1 J/m2 이상의 본딩 강도가 거친 및 미세 연마를 이용한 실리콘 백 박막화와 같은 후공정을 견딜 수 있다고 찾아냈습니다.

많은 연구자, 그룹 및 기업들이 제한된 열 예산 창(<400°C) 내에서 본딩 강도를 제어하고 최적화하기 위해 본딩 전 표면 처리와 본딩 후 열처리 방법을 개발했으며, 1 J/m2 이상의 우수한 본딩 강도를 달성했습니다. 문헌의 샘플은 다음과 같습니다:

ICICDT 2010에서 CEA-LETI-Minatec(Grenoble, USA)의 DiCioccio 등은 면적의 20%를 덮는 5㎛ 구리 패드와 나머지 산화물 대 산화물로 구성된 본딩 웨이퍼에서 2시간 동안 200°C 또는 400°C의 본딩 후 소결로 인해 수용 가능한 본딩 강도를 보였다고 발표했습니다. 표면은 CMP로 정밀하게 준비되었습니다.

Table 1 : Bonding toughness (G=r0+r) of the bonding pair as a function of the post bonding annealing temperature. The annealing step was 2h long.

2010년 3DIC 컨퍼런스에서 Radu 등(Soitec Bernin, CEA-LETI-Minatec, Soitec USA)은 200mm 웨이퍼 본딩에서 얻은 Cu/Cu 풀 시트, SiO2/SiO2 풀 시트, Cu/SiO2 풀 시트 및 5㎛ Cu 패드 20% 밀도의 패턴 본딩 에너지 데이터를 보여주었습니다. 200°C에서의 산화물 대 산화물 본딩은 1 J/m2 이상의 본딩 에너지를 생성합니다. 표면은 CMP로 정밀하게 준비되었습니다.

그림 2 다양한 유형의 계면(Cu-Cu, Cu-Ox, Ox-Ox)에 대한 온도에 따른 본딩 에너지 변화

2010년 3DIC에서 Gaudin 등(Soitec Grenoble, Soitec USA, IBM Albany, IBM East Fishkill)은 백엔드 CMOS 공정과 본딩층 역할을 하는 증착 산화물 층이 있는 300mm 웨이퍼를 사용했습니다. 본딩 표면은 최적화된 CMP 공정과 본딩 후 소결, 박막화, 연마로 성공적으로 처리되었습니다. Gaudin은 TEOS 기반 산화물 1종과 실란 기반 PECVD 산화물 2종을 연구했는데, 실란 조건 B가 certainly 우수했으며 200°C와 400°C에서 모두 1 J/m2 지표를 초과했습니다.

그림 3 3가지 다른 증착 산화물을 사용한 산화물 본딩 스택의 온도에 따른 표면 에너지(γ) 변화

Gaudin은 또한 습식 화학 처리(Process I) 및 건식 플라즈마 처리(Process II)로 표면 조건을 변경하여 본딩 품질에 영향을 미쳤습니다.

그림 4 TEOS 기반 산화물에 대한 2가지 표면 처리 공정 옵션의 온도에 따른 표면 에너지(γ) 변화

2007년 SPIE에서 Dragoi 등(EV Group)은 PECVD 산화물이 증착되고 300-400°C에서 1-3시간 진공 소결, CMP 연마, 질소 플라즈마 활성화, 메가소닉 세정, 5kN 힘으로 진공 본딩, 그리고 1시간 동안 300°C에서 소결된 블랭크 웨이퍼 데이터를 보여주었습니다.

표 2 샘플 1의 본딩 강도 측정값

Dragoi는 이 공정을 200mm Si on CMOS 본딩 쌍에 성공적으로 적용했습니다. 2010년 electroiq.com의 Sadaka 등(Soitec USA, CEA-DRT-LETI)은 3가지 다른 공정(CMP/표면 처리/평탄화/세정)을 보여주었는데, 200°C, 350°C 또는 400°C의 본딩 후 소결로 1 J/m2 목표를 달성했습니다.

http://www.monolithic3d.com/blog/low-temperature-wafer-direct-bonding

Ziptronix는 RIE 표면 세정 및 다공성 향상, NH4OH 표면 처리, 0.5nm RMS CMP를 활용하는 DBI(Direct Bond Interconnect) 기술을 사용하여 상온에서 >1 J/m2의 본딩 에너지를 얻었다고 말했습니다. Henttinen 등(2000년 4월 Applied Physics Letters, VTT Electronics, Finland; UC San Diego)은 다양한 플라즈마 또는 RCA 세정 전처리와 본딩 후 열처리로 실리콘 웨이퍼의 산화물 대 산화물 본딩을 입증했습니다.

그림 6 본딩 어닐링 온도에 따른 본딩 계면의 본딩 강도. 어닐링 시간은 30분에서 24시간 사이였습니다.

SiGen Corporation은 1999년과 2000년에 >1 J/m2의 본딩 강도를 달성하기 위해 플라즈마 활성화 본딩 전 단계를 사용했다고 보고했습니다. 요약하면 다양한 연구자들이 우수한 웨이퍼 간 본딩 강도를 제공할 수 있는 공정을 보여주었습니다.

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[ 세미피디아] Through Glass Via (TGV 기술), 유리 기판이란?

전자공학과 학생 — Mon, 15 Apr 2024 09:17:58 +0900

TGV, 유리기판이란?

최근 반도체 업계에서는 TGV(Through-Glass Via, 유리 관통 비아) 및 유리기판(Glass Substrate) 기술이 주목받고 있습니다. 이는 차세대 반도체 패키징 기술에서 중요한 역할을 하며, 특히 고성능 GPU 및 AI 가속기를 위한 핵심 요소로 떠오르고 있습니다. 기존 반도체 패키징 기술은 실리콘이나 유기 기판을 기반으로 했지만, 고밀도 트랜지스터 집적과 더 높은 대역폭 요구를 충족하기 위해 유리기판이 대안으로 떠오른 것입니다.

TGV는 유리기판에 초미세 구멍을 뚫어 전기적 연결을 가능하게 하는 기술로, 기존 기판 대비 전력 효율성과 신호 무결성(signal integrity)을 향상시키는 특징이 있습니다. AI 반도체가 요구하는 고속 데이터 전송 및 발열 관리 측면에서 유리기판과 TGV 기술은 필수적인 요소로 자리 잡고 있습니다.

유리기판(Glass Substrate)으로의 전환

기존의 실리콘 인터포저 및 PCB의 한계를 극복하기 위해 유리기판(Glass Substrate) 기술이 대안으로 떠오르고 있습니다. 유리기판은 기존 PCB보다 더욱 정밀한 배선 구현이 가능하며, 열 안정성이 높아 반도체 칩과 HBM 간 신호 전송을 더욱 원활하게 할 수 있습니다.

유리기판이 주목받는 이유

더 미세한 배선 구현 가능
유리는 기존 PCB보다 더욱 정밀한 패턴을 형성할 수 있어, 고속 신호 전송이 필요한 AI 반도체에 적합합니다.
높은 열 안정성
실리콘 인터포저나 유기물 기판은 열팽창 문제로 인해 변형될 수 있지만, 유리기판은 열 변형이 적어 안정적으로 신호를 전송할 수 있습니다.
비용 절감 가능성
현재 실리콘 인터포저는 고가이지만, 유리기판은 대량 생산이 가능해지면 생산 단가를 낮출 수 있습니다.
TSMC, 엔비디아, 인텔 등 주요 기업들의 투자
이미 TSMC는 유리기판 연구에 집중하고 있으며, 엔비디아, 인텔, 삼성전자, SK하이닉스 등도 유리기판 도입을 준비 중입니다.

기존 반도체 패키징 방식과 문제점

기존 반도체 패키징 기술은 크게 두 가지로 나뉩니다.

와이어 본딩(Wire Bonding) 방식
- 반도체 칩과 기판을 얇은 금속 와이어로 연결하는 방식입니다.
- 과거에는 널리 사용되었지만, 신호 간섭과 속도 문제로 인해 현재 고성능 칩에서는 거의 사용되지 않습니다.
플립칩 BGA(Flip-Chip Ball Grid Array, FC-BGA) 방식
- 반도체 칩을 기판에 뒤집어 부착하고, 솔더볼(Solder Ball)을 이용해 신호를 전달하는 방식입니다.
- 현재 고성능 반도체에서 널리 사용되며, 기존 와이어 본딩 방식보다 신호 전송 속도가 빠르고 패키지 크기를 줄일 수 있습니다.

하지만, 이러한 기존 방식들은 칩의 집적도가 높아지고 신호 전송량이 증가함에 따라 다음과 같은 한계를 보이고 있습니다.

신호 전송 간섭 및 손실 증가
열 발생 증가로 인한 안정성 문제
패키지 크기의 제한

이를 해결하기 위한 대안으로 유리기판(Glass Substrate) 이 등장하게 되었습니다.

유리기판이 필요한 이유

기존 반도체 패키징 기술에서 가장 큰 문제는 칩과 기판 사이의 신호 전송 문제입니다. 반도체 칩이 고성능화되면서 데이터 전송 속도가 빨라지고 신호의 개수가 증가하게 되었습니다. 하지만 기존 PCB 기판 은 신호 밀도가 높아질수록 간섭과 손실이 발생하는 문제가 있었습니다.

또한, 기존 인터포저(Interposer) 방식에서는 실리콘 인터포저 를 사용하지만, 실리콘 인터포저는 생산 비용이 높고 생산량이 한정되어 있습니다. 특히, 웨이퍼에서 인터포저를 만들다 보니 웨이퍼당 생산량이 제한 된다는 점이 가장 큰 병목으로 작용하고 있습니다.

이러한 문제를 해결하기 위해 TSMC, 인텔, 삼성전자, SK하이닉스 등 주요 반도체 기업들이 유리기판 기술을 연구하고 있습니다.

유리기판(Glass Substrate)의 장점

1) 미세 배선 구현 가능

유리는 기존 PCB보다 더욱 정밀한 배선 형성이 가능합니다. 신호 밀도가 높은 최신 반도체 칩에 적합하며, 데이터 전송 속도를 향상시킬 수 있습니다.

2) 열 안정성 우수

실리콘 인터포저와 유기물 기판은 열팽창으로 인해 변형이 발생할 수 있지만, 유리기판은 열 변형이 적어 안정적인 신호 전송이 가능합니다.

3) 비용 절감 가능성

현재 실리콘 인터포저는 고가이며, 대량 생산이 어렵습니다. 반면, 유리기판은 생산 방식이 개선될 경우 비용 절감 효과를 기대할 수 있습니다.

4) 반도체 패키징의 차세대 대안

유리기판은 기존 PCB나 실리콘 인터포저의 한계를 보완할 수 있는 차세대 반도체 패키징 기술 로 주목받고 있습니다.

유리기판이 적용될 분야

유리기판 기술은 기존 PCB 기반 패키징을 대체할 뿐만 아니라, 새로운 반도체 패키징 방식에서도 활용될 예정입니다.

고성능 AI 반도체(GPU, TPU, NPU 등)
- 엔비디아, 인텔, AMD 등 고성능 AI 반도체 기업들이 유리기판 기술을 연구 중입니다.
서버 및 데이터 센터용 프로세서
- 데이터 센터에서는 고속 데이터 전송과 높은 신뢰성이 요구되므로 유리기판이 적합합니다.
모바일 및 소비자 전자기기
- 스마트폰, 태블릿, 노트북 등에서도 유리기판 기술이 점차 적용될 가능성이 있습니다.

유리기판 양산의 핵심: TGV 기술

유리기판(Glass Substrate)이 반도체 패키징의 차세대 기술로 주목받고 있지만, 실제 양산 과정에서 해결해야 할 여러 가지 기술적 난제들이 존재합니다. 그중에서도 가장 중요한 문제 중 하나는 바로 TGV(Through-Glass Via, 유리 관통 비아) 기술입니다.

현재 반도체 패키징에서는 기존의 실리콘 인터포저 가 사용되고 있습니다. 하지만 실리콘 인터포저는 생산 비용이 높고, 웨이퍼당 생산 가능한 개수가 한정되어 있어 대량 생산이 어렵습니다. 이를 해결하기 위해 유리기판(Glass Substrate)을 활용한 글래스 인터포저 가 대안으로 제시되고 있습니다.

유리기판이 반도체 패키징에 적용되기 위해서는, 칩과 칩 사이의 신호를 원활하게 전달할 수 있도록 비아(Via, 기판을 관통하는 구멍) 를 뚫어야 합니다. 이 과정에서 사용되는 기술이 바로 TGV(Through-Glass Via, 유리 관통 비아) 입니다.

TGV를 통해 전기적 신호를 전달하고, 발열을 해소할 수 있습니다. 하지만 유리라는 소재의 특성상 구멍을 뚫는 과정에서 미세한 균열(Crack)이 발생할 가능성이 크며, 금속 충진(Filling) 과정에서도 접착 문제가 발생할 수 있습니다. 따라서, 유리기판을 상용화하기 위해서는 TGV 기술의 완성도가 높아야 합니다.

TGV(Through-Glass Via) 기술의 주요 난제

1) 유리에 구멍을 뚫는 공정의 어려움

유리는 실리콘과 달리 잘 깨지는 성질을 가지고 있기 때문에 비아(Via)를 형성하는 과정에서 크랙(Crack)이 발생할 가능성이 큽니다. 따라서, 구멍을 뚫는 방식이 매우 중요합니다. 현재 대표적인 TGV 구현 방식은 다음과 같습니다.

① 레이저(Laser) 방식

고출력 레이저를 이용하여 유리를 녹이고, 특정 패턴으로 구멍을 뚫는 방식입니다.
레이저의 열로 인해 유리가 미세하게 변형될 가능성이 있으며, 균열이 발생할 수도 있습니다
② 습식 식각(Wet Etching) 방식
화학 용액을 사용하여 유리 표면을 부식시켜 구멍을 형성하는 방식입니다.
레이저보다 미세한 가공이 가능하지만, 균일한 형상을 유지하기 어려운 단점이 있습니다.
③ 건식 식각(Dry Etching) 방식
플라즈마(Plasma) 또는 기체 화학 반응을 이용하여 유리 표면을 가공하는 방식입니다.
정밀 가공이 가능하지만, 비용이 높고 공정 시간이 길다는 단점이 있습니다.

현재 반도체 업계에서는 레이저 방식과 습식/건식 식각 방식을 조합하여 최적의 방법을 찾는 연구가 진행 중입니다.

2) 금속 충진(Filling) 문제

TGV 공정에서는 구멍을 뚫은 후, 전기 신호를 전달할 수 있도록 구리(Copper) 같은 금속을 채워야 합니다. 하지만, 유리와 금속의 열팽창 계수(CTE, Coefficient of Thermal Expansion)가 다르기 때문에, 접합 과정에서 내부 균열이 발생할 가능성이 큽니다.

유리의 열팽창 계수(CTE): 약 3 ppm/°C
구리의 열팽창 계수(CTE): 약 17 ppm/°C

즉, 온도 변화에 따라 금속이 팽창하거나 수축할 때 유리가 이를 견디지 못하고 미세한 크랙이 발생할 수 있습니다.
이 문제를 해결하기 위해 전기도금(Electroplating) 또는 화학기상증착(CVD) 방식을 사용하여 금속을 균일하게 채우는 연구가 진행되고 있습니다.

3) 균일한 비아(Via) 형성의 어려움

TGV 공정에서 또 다른 난제는 비아(Via)의 크기를 균일하게 유지하는 것입니다.

비아의 크기가 일정하지 않으면 신호 간섭이 발생하고, 전기적 성능이 저하될 가능성이 있습니다.
특히, 비아가 너무 작거나 불균일하게 형성되면 금속 충진 과정에서 빈 공간이 생겨 불량률이 증가할 수 있습니다.

이를 해결하기 위해 레이저 드릴링과 식각 공정을 정밀하게 제어하는 연구가 활발하게 이루어지고 있습니다.

3. TGV 기술 개발을 위한 기업들의 노력

현재 TGV 기술을 상용화하기 위해 다양한 기업들이 연구 개발에 집중하고 있습니다.

TSMC & 인텔
- 차세대 반도체 패키징을 위해 TGV 기술을 연구 중입니다.
- 특히, 고성능 AI 반도체에 적합한 글래스 인터포저 개발을 목표로 하고 있습니다.
삼성전자 & SK하이닉스
- 메모리 반도체(HBM) 및 AI 반도체 패키징을 위한 유리기판 적용을 검토하고 있습니다.
- TGV 기술을 활용하여 신호 전송 속도를 향상시키는 연구를 진행 중입니다.
독일 쇼트(Schott), 일본 아사히 글라스(AGC) 등 유리 전문 기업
- 유리 소재의 내구성을 높이고, TGV 가공 공정을 최적화하는 연구를 진행하고 있습니다.
반도체 장비 및 화학 업체
- LPKF, TEL, Lam Research 등 다양한 장비 업체들이 유리 기판 가공을 위한 신기술을 개발하고 있습니다.
- 특히, 레이저 드릴링 및 화학 식각 공정의 정밀도를 높이는 연구가 이루어지고 있습니다.

반도체 패키징의 핵심 기술로 유리기판(Glass Substrate) 이 주목받고 있지만, 모든 유리가 반도체 패키징에 적합한 것은 아닙니다. 유리는 다양한 특성을 가지며, 유리의 평탄도, 열팽창 계수(CTE), 내열성, 내구성 등의 요소가 반도체 기판으로 적합해야 합니다. 이에 따라 독일의 쇼트(Schott), 미국의 코닝(Corning), 일본의 아사히 글라스(AGC) 등 유리 제조 기업들이 최적화된 유리를 개발하기 위해 경쟁하고 있습니다.

이번 글에서는 반도체 패키징용 유리가 가져야 할 특성 과 유리기판을 최적화하기 위한 기업들의 연구 방향 에 대해 알아보겠습니다.

2. 반도체 패키징용 유리가 가져야 할 필수 특성

1) 평탄도(Flatness)

유리는 매우 높은 평탄도 를 제공할 수 있어, 미세한 배선 패턴을 균일하게 형성할 수 있습니다.
평탄도가 높을수록 감광액(Photoresist)이 균일하게 도포되며, 리소그래피 공정이 정밀해집니다.
2) 열팽창 계수(CTE, Coefficient of Thermal Expansion)
반도체 칩과 기판이 함께 사용될 때, 열에 의해 팽창하는 정도가 유사해야 합니다.
실리콘의 열팽창 계수(CTE)는 약 3 ppm/°C, 유리는 이에 맞추기 위해 조정이 필요합니다.
3) 내열성(Thermal Stability)
반도체 패키징 공정에서는 고온 공정(300~500°C 이상) 이 포함되므로, 유리는 고온에서도 변형이 없어야 합니다.
독일의 쇼트(Schott) 는 특정 화학 조성을 통해 열 안정성을 조절하는 연구를 진행 중입니다.
4) 내구성(Durability)
유리는 일반적으로 깨지기 쉬운 소재이므로, 충격에 대한 내구성이 강화되어야 합니다.
특히, 유리에 미세한 구멍을 뚫어야 하는 TGV(Through-Glass Via) 공정 에서 균열(Crack) 방지가 중요한 요소입니다.
5) 감광액 접착성(Photoresist Adhesion)
반도체 패키징 공정에서 감광액이 유리 표면에 잘 부착되어야 정밀한 패턴을 형성할 수 있습니다.
일부 유리는 표면 에너지가 낮아 감광액이 잘 붙지 않으며, 이를 해결하기 위한 추가적인 표면처리 기술이 필요합니다.

3. 유리기판 최적화를 위한 기업들의 연구

1) 쇼트(Schott) – 독일

열팽창 계수를 맞춤형으로 조절할 수 있는 유리 개발
초평탄(ultra-flat) 유리 제조 기술 연구
TGV 공정에서 균열을 최소화하는 유리 조성 연구

쇼트는 반도체 패키징뿐만 아니라 디스플레이 및 광학용 유리 도 연구하고 있으며, 반도체 기판의 절연성과 내열성 강화 에 집중하고 있습니다.

2) 코닝(Corning) – 미국

높은 내구성(Hardness)과 경도(Hardness) 유리 개발
투명도가 높은 고순도 유리를 활용한 미세 패턴 가공 연구
플렉서블(Flexible) 유리 연구

코닝은 Gorilla Glass 로 유명하며, 내구성이 우수한 유리를 개발하는 데 강점을 가지고 있습니다. 반도체 기판에서 유리의 충격 내성을 강화하는 기술 을 개발하고 있습니다.

3) 아사히 글라스(AGC) – 일본

반도체용 유리기판의 대량 생산 연구
유리의 평탄도를 유지하면서도 비용을 낮추는 공정 개발
반도체 패키징용 감광액 접착성 향상 연구

AGC는 디스플레이용 유리 뿐만 아니라 반도체용 유리기판 연구도 활발히 진행 중이며, 대량 생산 가능성을 높이는 기술 개발 에 집중하고 있습니다.

4. 결론: 유리기판의 상용화, 핵심은 ‘맞춤형 유리’

유리기판은 기존 PCB 기판이나 실리콘 인터포저의 한계를 해결할 수 있는 차세대 반도체 패키징 기술 로 주목받고 있습니다. 하지만, 유리의 특성을 최적화해야만 반도체 패키징에 적용할 수 있습니다.

현재 유리기판 개발의 핵심은 다음과 같습니다.

열팽창 계수(CTE)를 실리콘과 맞추는 기술
미세 패턴 가공이 가능한 초평탄 유리 개발
TGV 공정에서 균열(Crack) 방지 기술 적용
고온 공정에서도 변형이 없는 내열성 강화

이에 따라 독일의 쇼트, 미국의 코닝, 일본의 아사히 글라스 등 유리 제조 기업들이 반도체 패키징에 적합한 맞춤형 유리를 개발하기 위해 경쟁하고 있습니다.

유리기판이 차세대 반도체 패키징의 표준이 될 수 있을지, 앞으로의 기술 발전을 주목할 필요가 있습니다.

다음 글에서는 유리기판의 대량 생산 가능성과 실제 적용 사례 에 대해 더욱 자세히 다뤄보겠습니다.
많은 관심 부탁드립니다!

[_Image|kage@bMFa5Z/btsGDDh2XOD/P1q6eHI0fUmrXYYAVV1L90/img.webp|CDM|1.3|{"originWidth":1024,"originHeight":1024,"style":"alignCenter","width":388,"height":388}_]

1. TGV란?

오늘날 반도체 및 전자 패키징 기술이 발전함에 따라 고성능, 고밀도의 상호 연결 기술이 점점 더 중요해지고 있습니다. 그중에서도 유리관통비아(Through Glass Via, TGV)는 뛰어난 전기적 특성과 열 안정성 덕분에 차세대 인터포저 및 고성능 패키징 기술의 중요한 요소로 주목받고 있습니다.

TGV는 특히 RF, MEMS, 광전자 패키징 등에서 기존 TSV 기술보다 더 나은 성능을 제공하며, 차세대 고주파 통신 및 광전자 기술에서 필수적인 역할을 담당하고 있습니다.

2. TGV와 TSV의 차이

TGV(Through Glass Via)와 TSV(Through Silicon Via)는 모두 반도체 패키징 및 상호 연결 기술의 중요한 요소로, 3D 및 2.5D 집적 회로 패키징에서 널리 사용됩니다. 그러나 두 기술은 기판 소재와 공정 방식에서 근본적인 차이를 보입니다.

TSV의 개념

TSV(Through Silicon Via)는 실리콘 기판을 관통하는 수직 전기 연결 구조를 의미합니다. 이는 반도체 칩을 3D로 적층하고, 칩 간의 전기적 신호를 효과적으로 전달할 수 있도록 설계된 기술입니다. TSV는 낮은 저항성과 높은 전류 전달 능력을 제공하며, 고성능 컴퓨팅과 메모리 패키징에 주로 사용됩니다.

TSV는 기존 와이어 본딩 방식과 비교하여 집적도 향상, 패키징 크기 축소, 신호 지연 시간 단축 등의 장점을 가집니다. 최근 TSV 기술은 DDR5 메모리 및 HBM(High Bandwidth Memory)과 같은 차세대 고속 메모리에 적용되어 고속 데이터 전송과 저전력 소비를 가능하게 합니다.

TGV가 등장한 이유

기존의 TSV 기술은 실리콘을 기반으로 하기 때문에 특정 애플리케이션에서 한계를 가질 수 있습니다. 예를 들어, 고주파 응용에서는 낮은 기생 캐패시턴스와 높은 절연 특성을 요구하는데, 실리콘은 전기적 손실이 발생할 가능성이 높습니다. 이에 반해 유리는 높은 절연 특성과 낮은 손실 특성을 제공하여 RF 및 광전자 패키징에 더 적합한 솔루션으로 떠오르게 되었습니다.

또한, 유리는 CTE(열팽창 계수) 조정이 가능하여 실리콘보다 뛰어난 열 안정성을 제공하며, 유리 기판을 활용하면 고밀도 비아(Via) 형성이 가능하여 패키징 기술에서 더욱 유리한 선택지가 됩니다.

공통점과 차이점

공통점

수직 전기적 상호연결: 두 기술 모두 기판을 관통하는 전기적 연결을 형성하여 다층 칩과 기판 간의 고속 데이터 전송을 지원합니다.
패키징 소형화 및 성능 향상: 전력 소비를 줄이고 신호 전송 속도를 향상시키면서도 집적도를 증가시켜 차세대 전자 제품의 성능을 높이는 역할을 합니다.
다양한 응용 분야: 고성능 컴퓨팅, MEMS, RF 패키징, 광전자 패키징 등의 분야에서 사용됩니다.

차이점

특성 TGV (Through Glass Via) TSV (Through Silicon Via)

기판 소재유리실리콘

전기적 특성	높은 절연성, 낮은 기생 캐패시턴스	낮은 저항성, 높은 전류 전달 능력
열팽창 계수(CTE)	조정 가능하여 실리콘 대비 열 안정성이 높음	반도체 칩과 동일하여 신뢰성 확보 가능
제조 비용	상대적으로 저렴	고비용, 복잡한 공정
비아 크기 및 종횡비	더 큰 직경과 높은 종횡비 구현 가능	상대적으로 작은 직경과 낮은 종횡비
광학적 특성	투명하여 광전자 및 광학 센서에 유리	불투명하여 광학적 응용에는 부적합

3. TSV의 제작 공정

TSV(Through Silicon Via)의 제작 공정은 실리콘 기판을 통해 전기적 연결을 생성하는 복잡한 다단계 공정으로 구성됩니다.

실리콘 기판 준비: 웨이퍼를 세척하고, 필요에 따라 산화층을 형성하여 절연 특성을 부여합니다.
비아 형성: 반도체 기판을 통해 미세한 홀(비아)을 형성하는 단계로, 일반적으로 딥 리액티브 이온 식각(Deep Reactive Ion Etching, DRIE) 기법이 사용됩니다.
절연층 및 라이너 증착: 전기적 절연을 위해 비아 내부에 산화 실리콘(SiO2) 또는 실리콘 나이트라이드(Si3N4) 층을 증착합니다.
전도층 증착: 비아 내부를 금속(구리, 텅스텐 등)으로 채우기 위해 물리적 증착법(PVD) 또는 화학적 기상 증착법(CVD)을 사용합니다.
CMP(화학 기계 연마): 웨이퍼 표면을 평탄화하여 패터닝 공정을 최적화합니다.
전기적 테스트 및 패키징: TSV가 정상적으로 동작하는지 확인한 후, 인터포저 또는 다른 칩과의 패키징을 진행합니다.

TSV 기술은 삼성전자, SK하이닉스 등의 기업에서 HBM 메모리 및 DDR5 DRAM 등에 적용되어 성능을 극대화하고 있습니다.

4. TGV의 제작 공정

TGV(Through Glass Via)의 제작 공정은 실리콘 기반 TSV와 달리 유리 기판을 활용하는 방식이며, 고유한 가공 방법이 필요합니다.

유리 기판 준비: 적절한 두께와 특성을 가진 유리 웨이퍼를 선정하고, 세척하여 불순물을 제거합니다.
비아 형성: 레이저 드릴링, 연마젯 가공(AJM), 전기화학적 방전 가공(ECDM), 감광성 유리 기술 등을 이용하여 유리 기판을 통해 미세 홀을 가공합니다.
비아 내벽 처리: 비아 내부를 매끄럽게 가공하고, 필요에 따라 절연층을 증착하여 전기적 신뢰성을 높입니다.
금속화 공정: 구리(Cu), 은(Ag) 또는 텅스텐(W) 등의 금속을 이용해 전도층을 형성합니다.
평탄화 및 후처리: 웨이퍼 표면을 정밀 연마하여 평탄도를 확보하고, 비아 내부의 전도층이 적절하게 연결되었는지 검사합니다.
검사 및 패키징: 최종적으로 전기적 테스트를 수행한 후, 패키징 단계로 넘어가 반도체 칩 또는 센서와 결합합니다.

TGV 기술은 5G 통신, MEMS 센서, 광전자 패키징 등에서 핵심적인 역할을 하고 있습니다.

5. 결론

TGV 기술은 TSV의 한계를 보완하며, 차세대 패키징 기술에서 중요한 역할을 담당하고 있습니다. 앞으로의 발전을 통해 더욱 다양한 산업에 적용될 것으로 기대됩니다.

레티클 사이즈(Reticle Size)의 한계

반도체 제조 공정에서 레티클(Reticle)은 광학 리소그래피(Lithography) 공정에서 웨이퍼 위에 회로 패턴을 인쇄하는 데 사용되는 포토마스크(Photomask)입니다. 하지만 레티클에는 크기 제한이 있으며, 이는 반도체 칩의 크기와 집적도에 직접적인 영향을 미칩니다.

현재 반도체 업계에서 사용되는 대표적인 EUV(Extreme Ultraviolet) 리소그래피 시스템을 제공하는 ASML의 장비는 레티클의 최대 크기를 약 26mm × 33mm로 제한하고 있습니다. 이 제한 때문에 단일 다이(Die)의 크기가 너무 커지면 한 번의 노광(Lithography Exposure) 공정에서 모든 회로를 형성할 수 없게 되며, 결과적으로 칩을 여러 개의 다이(Chiplet)로 분할하여 패키징해야 하는 상황이 발생합니다.

레티클 사이즈 한계가 반도체 생산에 미치는 영향은 다음과 같습니다.

고성능 칩의 대형화 제한
- AI 반도체 및 데이터센터용 고성능 GPU(H100, B100 등)는 대규모 트랜지스터 집적을 요구합니다. 하지만 레티클 크기의 물리적 한계로 인해 단일 다이의 크기를 무한정 키울 수 없으며, 결국 MCM(Multi-Chip Module) 패키징 방식이 필요해집니다.
CoWoS 및 유리기판(Glass Substrate)과의 관계
- 엔비디아의 최신 AI 가속기들은 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술을 활용하여 여러 개의 다이를 하나의 기판(Substrate) 위에 배치하는 방식을 채택하고 있습니다.
- 기존 유기기판(Organic Substrate)은 전력 및 신호 전달 효율이 한계에 다다랐기 때문에, 차세대 패키징에서는 유리기판(Glass Substrate)과 TGV(Through-Glass Via) 기술이 필요해지고 있습니다.
생산 공정에서의 병목 현상
- 레티클 크기가 제한되면서 단일 칩을 여러 개의 다이로 나누어야 하며, 이를 다시 조립하는 첨단 패키징(Advanced Packaging) 공정이 필수적입니다.
- 하지만 이러한 패키징 공정(특히 CoWoS)은 TSMC의 생산 용량 제한으로 인해 공급 병목 현상을 유발하고 있습니다.

레티클 사이즈의 한계는 반도체 칩의 크기를 제한하며, 이에 따라 고성능 AI 반도체의 설계와 생산 방식에도 영향을 미치고 있습니다. 특히, MCM 방식과 CoWoS 패키징, 유리기판 기반의 차세대 패키징 기술이 이러한 한계를 극복하기 위한 핵심 요소로 떠오르고 있습니다. 하지만 TSMC의 CoWoS 생산 용량과 유리기판 기술의 성숙도가 아직 충분히 따라오지 못하고 있어, 엔비디아가 원하는 만큼 빠르게 GPU를 생산하기 어려운 상황이 이어지고 있습니다.

인터포저(Interposer) 기술과 CoWoS 패키징

위의 어려움을 극복하기 위해 최근 고성능 AI 반도체 및 GPU는 단일 다이(Die) 방식에서 MCM(Multi-Chip Module) 방식으로 전환되고 있습니다. 이를 가능하게 하는 핵심 기술이 인터포저(Interposer)이며, 이와 함께 TSMC의 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술이 필수적으로 사용됩니다.

인터포저는 칩(Chiplet) 간의 고속 데이터 전송과 집적도를 높이기 위한 중간 기판입니다. 기존 반도체 기판보다 훨씬 정밀한 배선과 신호 무결성을 제공하며, 고대역폭 메모리(HBM)와 같은 초고속 인터커넥트 기술을 GPU 및 AI 가속기와 연결하는 데 활용됩니다.

인터포저의 주요 역할은 다음과 같습니다.

칩 간 연결 및 데이터 전송 속도 향상
- HBM(High Bandwidth Memory)과 GPU, AI 칩 간의 데이터 전송 속도를 극대화.
- 기존 PCB 기판보다 훨씬 높은 배선 밀도를 제공.
전력 및 신호 무결성 개선
- 칩 간 신호 지연(Latency) 최소화 및 전력 효율성 향상.
- 고성능 AI 반도체의 성능을 극대화하는 데 필수적.
실리콘 인터포저(Silicon Interposer)와 유리 인터포저(Glass Interposer)
- 실리콘 인터포저: 기존 인터포저 기술로, 고집적도를 제공하지만 크기 확장이 어려움.
- 유리 인터포저(Glass Interposer): 차세대 인터포저로 연구되고 있으며, TGV(Through-Glass Via) 기술을 활용하여 신호 무결성과 크기 확장성을 개선.

인터포저 크기와 생산 한계

인터포저는 칩과 메모리 간 신호 연결을 위해 사용되며, 반도체 칩 자체보다 더 큰 크기로 제작됩니다. 일반적으로 레티클 크기의 3.3배~8배 크기의 인터포저가 필요합니다.

웨이퍼 한 장에서 나올 수 있는 인터포저 개수는 제한적이며, 레티클 크기의 3.3배 인터포저를 만들 경우 웨이퍼 한 장에서 약 10~20개 정도가 나오게 됩니다. 만약 5배 이상의 크기로 제작된다면 한 웨이퍼에서 나올 수 있는 인터포저 수는 더욱 줄어들게 됩니다.

이처럼 인터포저 자체가 큰 면적을 차지하기 때문에 생산성이 낮아지고, TSMC가 원하는 만큼 빠르게 생산할 수 없는 병목 현상이 발생합니다.

CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징

CoWoS는 TSMC의 첨단 패키징 기술로, 인터포저를 활용하여 여러 개의 칩을 하나의 패키지로 집적하는 방식입니다.
이 기술은 특히 엔비디아(NVIDIA)의 최신 GPU 및 AI 가속기에 필수적으로 사용되고 있으며, 현재 생산 병목 현상(Bottleneck)의 주요 원인 중 하나로 지목되고 있습니다.

CoWoS 패키징 과정은 다음과 같습니다.

웨이퍼에 칩(Die) 부착
- 다이(Die)를 웨이퍼에 직접 장착하여 집적도를 높임.
인터포저 연결
- 실리콘 또는 유리 인터포저를 사용하여 다이 간 신호 연결.
기판(Substrate) 위에 배치 및 완성
- 인터포저를 통해 HBM 및 기타 구성 요소를 GPU와 연결하여 완성.

CoWoS 패키징의 한계와 생산 병목 현상

제한된 생산 용량
- TSMC의 CoWoS 패키징 공정이 물리적으로 제한적이기 때문에, 엔비디아의 AI GPU를 원하는 만큼 빠르게 생산할 수 없음.
- 글로벌 AI 반도체 수요 폭증으로 인해 CoWoS 공정이 과부하 상태.
인터포저 크기 제한
- 현재 실리콘 인터포저는 크기 확장이 어렵고 비용이 높음.
- 이를 해결하기 위해 유리기판(Glass Substrate)과 TGV(Through-Glass Via) 기술이 연구되고 있지만, 아직 대량 생산 단계에 도달하지 못함.
유리기판과 차세대 패키징 기술의 필요성
- 기존 유기 기판(Organic Substrate)은 신호 무결성과 대역폭 측면에서 한계가 있음.
- 유리기판과 CoWoS-X(차세대 CoWoS 패키징) 기술이 대안으로 떠오르고 있음.

CoWoS의 종류

TSMC의 CoWoS(CoWos, Chip-on-Wafer-on-Substrate) 패키징 기술은 고성능 컴퓨팅(HPC), AI 가속기, 데이터센터 GPU 등에서 사용되며, 기존 2.5D 패키징 기술의 한계를 극복하기 위해 지속적으로 발전하고 있습니다. CoWoS는 칩의 성능과 집적도를 극대화하면서도 효율적인 전력 관리와 신호 무결성을 제공하는 첨단 패키징(Advanced Packaging) 기술입니다.

CoWoS에는 여러 가지 변형 기술이 존재하며, 칩 설계 방식과 인터포저 구조에 따라 구분됩니다.

1. CoWoS-S (Silicon Interposer 기반)

특징

기존 CoWoS 패키징 방식으로 실리콘 인터포저(Silicon Interposer)를 사용.
여러 개의 칩(Chiplet)과 HBM(High Bandwidth Memory)을 연결하여 높은 데이터 전송 속도를 제공.
엔비디아 H100, AMD MI300과 같은 고성능 AI 반도체 및 GPU에서 널리 사용됨.

장점

고속 데이터 전송을 위한 초미세 배선 가능.
높은 트랜지스터 집적도 및 신호 무결성 유지.

단점

실리콘 인터포저 크기 제한 (물리적으로 2x 레티클 크기를 넘기 어려움).
제조 비용이 높음 (실리콘 웨이퍼 기반).

2. CoWoS-R (Reconstructed Substrate 기반)

특징

유기 기판(Organic Substrate)과 실리콘 브릿지(Silicon Bridge) 기술을 결합한 방식.
실리콘 인터포저보다 비용이 저렴하고 크기 확장이 용이함.
HBM과 여러 개의 칩을 연결하는 데 유연성이 높음.

장점

대형 기판 제작 가능, 실리콘 인터포저의 크기 한계를 극복.
제조 비용이 CoWoS-S보다 낮음.

단점

실리콘 인터포저 대비 배선 밀도가 낮아 신호 전송 효율이 떨어질 가능성이 있음.

3. CoWoS-L (Large Interposer 기반)

특징

기존 CoWoS-S에서 인터포저 크기를 더욱 확장한 버전.
여러 개의 칩(Chiplet)을 연결하여 대규모 연산을 지원하는 슈퍼컴퓨터 및 AI 서버용으로 사용됨.
멀티 인터포저(Multi-Interposer) 기술을 활용하여 기존 실리콘 인터포저의 크기 한계를 극복.

장점

초대형 GPU 및 AI 가속기 패키징 가능.
HBM 연결 수 확장 가능 (더 많은 메모리 지원).

단점

복잡한 제조 공정으로 인해 수율이 낮고 비용이 높음.

4. CoWoS-X (차세대 CoWoS, 유리기판 기반)

특징

기존 실리콘 인터포저 대신 유리기판(Glass Substrate)과 TGV(Through-Glass Via, 유리 관통 비아) 기술을 사용.
기존 실리콘 인터포저 대비 더 낮은 비용으로 대형 패키징 가능.
TSMC가 개발 중이며 차세대 AI 반도체와 고성능 데이터센터용 칩에서 채택될 가능성 높음.

장점

기판 크기 확장 가능, 기존 실리콘 인터포저의 크기 제한 극복.
전력 효율 개선 및 신호 무결성 향상.

단점

아직 연구 및 양산 초기 단계, 본격적인 적용까지 시간이 필요함.

CoWoS 유형 인터포저 타입 주요 특징 장점 단점

CoWoS-S	실리콘 인터포저	기존 2.5D 패키징, 고속 데이터 전송	고밀도 배선, 높은 신호 무결성	크기 제한, 높은 비용
CoWoS-R	유기 기판 + 실리콘 브릿지	비용 절감형 패키징	저비용, 대형 기판 가능	배선 밀도 낮음
CoWoS-L	확장형 실리콘 인터포저	대형 AI GPU 지원	초대형 패키징 가능	높은 제조 비용
CoWoS-X	유리기판 + TGV	차세대 패키징	저비용, 크기 확장 가능	아직 초기 연구 단계

현재 엔비디아(NVIDIA), AMD, 인텔(Intel) 등의 기업들은 CoWoS-S 및 CoWoS-L을 주로 사용하고 있으며, TSMC는 CoWoS-X(유리기판 기반 패키징) 개발을 가속화하고 있습니다.

https://www.youtube.com/watch?v=V3BDUo0BshM&pp=ygUQ6riA65287IqkIOq4sO2MkA%3D%3D

[ 세미피디아] System in a package란?

전자공학과 학생 — Mon, 15 Apr 2024 08:59:58 +0900

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SIP란?

CAD drawing of a SiP multi-chip which contains a processor, memory and storage on a single substrate

https://en.wikipedia.org/wiki/System_in_a_package

https://www.youtube.com/watch?v=w9-jASDyRS4&pp=ygUTU3lzdGVtIGluIGEgcGFja2FnZQ%3D%3D

패키지 내 시스템(SiP) 또는 시스템-인-패키지는 하나의 칩 캐리어 패키지 안에 포함된 다수의 집적 회로(IC)이다. 또는 IC 패키지 기판을 포함할 수 있으며, 수동 부품을 포함하고 전체 시스템의 기능을 수행할 수 있다. IC는 패키지 위에 패키지 방식, 나란히 배치, 그리고/또는 기판에 내장되어 있을 수 있다. SiP는 전자 시스템의 모든 기능 또는 대부분의 기능을 수행하며, 주로 모바일 폰, 디지털 음악 플레이어 등의 구성요소 설계에 사용된다. 집적 회로를 포함하는 다이가 패키지 기판 위에 수직으로 적층될 수 있다. 이들은 패키지 기판에 본딩된 가는 와이어로 내부적으로 연결된다. 대안으로, 플립 칩 기술을 사용하여 솔더 범프로 적층된 칩들과 패키지 기판을 연결할 수 있으며, 두 기술을 함께 사용할 수도 있다. SiP는 시스템 온 칩(SoC)과 유사하지만, 더 느슨하게 통합되어 있고 단일 반도체 다이에 있지 않다.

SiP는 시스템의 크기를 줄이거나, 성능을 향상시키거나, 비용을 줄이기 위해 사용될 수 있다. 이 기술은 멀티 칩 모듈(MCM) 기술에서 발전했으며, 다른 점은 SiP가 여러 칩 또는 다이를 서로 위에 쌓는 [3차원 집적 회로] 기술을 사용한다는 것이다.

https://www.youtube.com/watch?v=hLNmY7748Zc&pp=ygUTU3lzdGVtIGluIGEgcGFja2FnZQ%3D%3D

기술

SiP 다이는 수직으로 쌓거나 수평으로 배열할 수 있다. 칩렛 또는 퀼트 패키징과 같은 기술을 사용한다. SiP는 다이를 표준 오프칩 와이어 본드나 솔더 범프로 연결하는데, 이는 실리콘 비아를 이용해 적층 실리콘 다이를 도체로 연결하는 약간 더 조밀한 3차원 집적 회로와는 다르다. 많은 다양한 3D 패키징 기술이 compact한 영역에 많은 표준 칩 다이를 적층하기 위해 개발되었다.

SiP에는 전문 프로세서, DRAM, 플래시 메모리와 같은 여러 개의 칩이나 다이와 저항기와 커패시터와 같은 수동 부품이 동일한 기판에 탑재될 수 있다. 이는 단일 패키지에 완전한 기능 유닛을 구축할 수 있어, 작동시키기 위해 추가로 외부 부품을 장착할 필요가 거의 없다는 것을 의미한다. 이는 MP3 플레이어와 모바일 폰과 같이 공간이 제한적인 환경에서 특히 유용하다. 왜냐하면 회로기판의 복잡성과 전체 설계를 줄일 수 있기 때문이다. 이러한 장점에도 불구하고, 이 기술은 패키지 내 결함이 있는 칩이 있으면 해당 패키지 내의 다른 모듈이 모두 정상적이어도 기능하지 않는 집적 회로가 되기 때문에 제조 수율을 감소시킨다.

SiP는 기능에 기반하여 단일 회로 다이에 구성요소를 통합하는 일반적인 시스템 온 칩(SoC) 집적 회로 구조와 대조된다. SoC는 일반적으로 CPU, 그래픽 및 메모리 인터페이스, 하드디스크 및 USB 연결성, 랜덤 액세스 및 읽기 전용 메모리, 그리고 보조 저장장치 및/또는 그 컨트롤러를 단일 다이에 통합한다. 이에 비해 SiP는 이러한 모듈들을 하나 이상의 칩 패키지 또는 다이에 분리된 구성요소로 연결한다. SiP는 기능에 따라 구성요소를 분리하고 중앙 인터페이스 회로 기판을 통해 연결하는 일반적인 전통적 마더보드 기반의 PC 아키텍처와 유사하다. SiP는 SoC에 비해 통합 정도가 낮다. 하이브리드 집적 회로는 SiP와 다소 유사하지만, 더 오래된 또는 덜 발달된 기술을 사용하는 경향이 있다(단일 레이어 회로기판 또는 기판을 사용하고, 다이 적층을 사용하지 않으며, 플립 칩 또는 BGA를 사용하지 않고, 와이어 본딩만 사용하고, DIP 또는 SIP 패키지만 사용한다 등).

SiP 기술은 주로 웨어러블, 모바일 기기 및 사물인터넷 초기 시장 동향에 의해 주도되고 있다. 이 시장은 안정된 소비자 및 비즈니스 SoC 시장만큼 생산량이 많지 않다. 사물인터넷이 비전이 아닌 현실이 됨에 따라, 마이크로전자기계(MEMS) 센서가 별도의 다이에 통합되어 연결성을 제어할 수 있도록 시스템 온 칩 및 SiP 수준에서 혁신이 일어나고 있다.

SiP 솔루션은 플립 칩, 와이어 본딩, 웨이퍼 레벨 패키징, 실리콘 비아(TSVs), 칩렛 등 다양한 패키징 기술을 요구할 수 있다.

https://www.youtube.com/watch?v=VUwWkGG_a1U&t=700s&pp=ygUTU3lzdGVtIGluIGEgcGFja2FnZQ%3D%3D

공급업체

어드밴스드 마이크로 디바이시스
암코 테크놀로지
애트멜
앰팩 테크놀로지 Inc.
나니움, S.A.
ASE 그룹
세라마이크로
칩시피 테크놀로지
사이프레스 반도체
STATS ChipPAC Ltd
도시바
르네사스
샌디스크
삼성
실리콘 랩스
옥타보 시스템스
노르딕 세미콘덕터
JCET

참고 항목

멀티 칩 모듈
시스템 온 칩(SoC)
하이브리드 집적 회로(HIC)
https://www.youtube.com/watch?v=-egYoxajTz0&pp=ygUTU3lzdGVtIGluIGEgcGFja2FnZQ%3D%3D

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[ 세미피디아] Fe FET란?

전자공학과 학생 — Sun, 14 Apr 2024 16:01:18 +0900

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https://en.wikipedia.org/wiki/Fe_FET

https://www.youtube.com/watch?v=1uEvZ2qkYEg&pp=ygUGZmUgZmV0

FeFET란?

강유전 전계 효과 트랜지스터 (Fe FET)는 물질이 게이트 전극과 소스-드레인 전도 영역(채널) 사이에 끼워져 있는 전계 효과 트랜지스터의 한 종류이다. 강유전체 내의 영구 전기장 분극화로 인해 이 유형의 장치는 전기적 바이어스가 없어도 트랜지스터의 상태(켜짐 또는 꺼짐)를 유지할 수 있다.

FeFET 기반 장치는 FeFET - 메모리 단일 트랜지스터 비휘발성 메모리의 한 종류 - 에 사용된다.

설명

1955년, Ian Munro Ross가 FeFET 또는 MFSFET을 위한 특허를 출원했다. 그 구조는 현대의 역전 채널 MOSFET과 유사했지만, 산화물 대신 강유전 물질을 유전체/절연체로 사용했다. 1963년 Moll과 Tarui가 박막 트랜지스터를 이용한 강유전체(트리글리신 황산염) 기반 고체 상태 메모리를 제안했다. 1960년대에 더 많은 연구가 이루어졌지만, 당시 박막 기반 장치의 보유 특성은 만족스럽지 않았다. 초기 전계 효과 트랜지스터 기반 장치는 비스무스 티타네이트(Bi4Ti3O12) 강유전체, 또는 Pb1-xLnxTiO3 (PLT) 및 관련 혼합 지르코네이트/티타네이트(PLZT)를 사용했다. 1980년대 후반 강유전 RAM이 개발되었는데, 강유전 박막을 커패시터로 사용하고 이를 어드레싱 FET에 연결했다.

FeFET 기반 메모리 장치는 강유전체의 항전압 이하의 전압을 사용하여 읽힌다.

실용적인 FeFET 메모리 장치를 구현하는 데 관련된 문제에는 (2006년 기준) 강유전체와 게이트 사이에 고유전율이면서 고절연성인 층 선택, 강유전체의 높은 잔류 분극 문제, 제한적인 보유 시간(약 며칠, 필요한 10년과 대조됨) 등이 있다.

적절하게 강유전체 층을 조정할 수 있다면 FeFET 기반 메모리 장치도 MOSFET 장치처럼 축소(크기 감소)될 것으로 예상되지만, 약 20 nm의 가로 크기 제한이 있을 수 있다(초상자성 한계, 즉 강유전 한계). 특성 축소에 따른 다른 과제로는 필름 두께 감소로 인한 추가적인(바람직하지 않은) 분극 효과, 전하 주입, 그리고 누설 전류 등이 있다.

https://www.youtube.com/watch?v=fq7M6jnO5Y8&pp=ygUGZmUgZmV0

연구 및 개발

트랜지스터 FeRAM 셀의 구조

2017년에는 FeFET 기반 비휘발성 메모리가 22nm 노드에서 산화물 절연체 위 완전히 고갈된 실리콘(FDSOI CMOS)을 사용하여 구현되었다고 보고되었다. 여기서 강유전체로 하프늄 이산화물(HfO2)이 사용되었으며, 가장 작은 FeFET 셀 크기는 0.025 μm2이었다. 이 장치들은 32Mbit 배열로 제작되었고 약 10ns 지속시간의 설정/재설정 펄스를 4.2V에서 사용했다. 이 장치들은 105 사이클의 내구성과 최대 300°C까지의 데이터 보유 특성을 보였다.

2017년 기준, 스타트업 기업 Ferroelectric Memory Company는 하프늄 이산화물 기반의 FeFET 메모리를 상업화 제품으로 개발하려 시도하고 있다. 이 회사의 기술은 현대적인 공정 노드 크기로 스케일링될 수 있으며 HKMG와 같은 현대 생산 공정에 통합될 수 있다고 주장된다. 또한 단 두 개의 추가 마스크만으로도 기존 CMOS 공정에 쉽게 통합될 수 있다.

https://www.youtube.com/watch?v=3Ny3wzw0ke0&pp=ugMICgJrbxABGAHKBQZmZSBmZXQ%3D

[ 세미피디아] 2.5D, 3D integrated circuit이란?

전자공학과 학생 — Sun, 14 Apr 2024 11:03:35 +0900

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2.5D integrated circuit

https://en.wikipedia.org/wiki/2.5D_integratedcircuit

2.5D 통합 회로(2.5D IC)는 실리콘 관통 비아(TSV)를 사용하지 않고 단일 패키지 내에 여러 개의 집적 회로 다이를 결합하는 고급 패키징 기술이다. "2.5D"라는 용어는 TSV를 사용하는 3D-IC가 새로웠고 여전히 매우 어려웠을 때 등장했다. 칩 설계자들은 수직으로 적층하는 대신 기판 위에 베어 다이를 나란히 배치함으로써 3D 통합의 많은 장점을 근사할 수 있다는 것을 깨달았다. 피치가 매우 작고 상호 연결이 매우 짧다면, 이 조립체는 2D 회로 기판 조립보다 더 나은 크기, 무게 및 전력 특성을 가진 단일 구성 요소로 패키징될 수 있다. 이러한 중간 단계의 3D 통합은 농담으로 "2.5D"라고 불렸고 그 이름이 굳어졌다.

2.5D는 단순히 "3D로 가는 중간 단계"를 넘어서 많은 이점을 보이고 있다. 기판 위에 베어 다이를 옆으로 배치하는 것은 수직 적층보다 열 발생을 줄일 수 있다. 또한 2.5D 조립체를 업그레이드하거나 수정하는 것은 새 구성 요소로 교체하고 기판을 개조하는 것만으로 가능하여, 전체 3D-IC 또는 시스템 온 칩(SoC)을 다시 작업하는 것보다 훨씬 빠르고 간단하다.

2.5D 조립체 중 일부는 TSV와 3D 구성 요소를 포함하기도 한다. 여러 파운드리 업체들이 이제는 2.5D 패키징을 지원하고 있다. 2.5D 조립의 성공으로 "칩릿"이라는 개념이 등장했는데, 이는 조립기판 위에 조합할 수 있는 작은 기능 회로 블록이다. 일부 고급 제품들은 이런 LEGO 스타일의 칩릿을 이미 활용하고 있으며, 전문가들은 이러한 칩릿 생태계의 출현을 예측하고 있다. 기판은 사진 리소그래피 스캐너나 스테퍼로 투사할 수 있는 최대 면적인 레티클 크기보다 클 수 있다.

https://www.youtube.com/watch?v=Hvi5WnrQv7Q&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

Three-dimensional integrated circuit

https://en.wikipedia.org/wiki/Three-dimensional_integratedcircuit

3차원 집적 회로(3D IC)는 실리콘 관통 비아(TSV) 또는 구리-구리 연결과 같은 수직 상호 연결을 사용하여 16개 이상의 IC를 적층하고 상호 연결하여 단일 디바이스로 동작하게 함으로써, 기존 2차원 공정보다 성능 향상과 전력 및 면적 감소를 달성하는 MOS(금속-산화물 반도체) 집적 회로(IC)이다. 3D IC는 마이크로 전자 및 나노 전자 공학에서 전기 성능 이점을 달성하기 위해 Z 방향을 활용하는 여러 3D 통합 기술 중 하나이다.

3D 집적 회로는 글로벌(패키지), 중간(본드 패드) 및 로컬(트랜지스터) 수준의 상호 연결 계층 수준에 따라 분류될 수 있다. 일반적으로 3D 통합은 3D 웨이퍼 레벨 패키징(3DWLP), 2.5D 및 3D 중간층 기반 통합, 3D 적층 IC(3D-SIC), 3D 이종 집적 및 3D 시스템 통합과 같은 다양한 기술을 포함하는 광범위한 용어이다.

지소 기술 로드맵 위원회(JIC)와 국제 반도체 기술 로드맵(ITRS)과 같은 국제 기구들이 3D 통합 기술의 다양한 분류를 위해 노력해 왔다. 2010년대 현재, 3D IC는 NAND 플래시 메모리와 모바일 기기에 널리 사용되고 있다.

https://www.youtube.com/watch?v=7_yXxvy3pMo&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

3D IC의 유형

3D IC와 3D 패키징의 차이

3D 패키징은 와이어 본딩 및 플립 칩과 같은 전통적인 상호 연결 방식을 활용하여 수직 적층을 달성하는 3D 통합 기술을 의미한다. 3D 패키징은 3D 시스템 인 패키지(3D SiP)와 3D 웨이퍼 레벨 패키지(3D WLP)로 나뉜다. 오랫동안 주류 제조에 사용되어 왔으며 잘 구축된 인프라를 가진 3D SiP에는 와이어 본드로 상호 연결된 적층 메모리 다이와 와이어 본드 또는 플립 칩 기술로 상호 연결된 패키지 온 패키지(PoP) 구성이 포함된다. PoP는 이질적인 기술을 수직으로 통합하는데 사용된다. 3D WLP는 재분배 층(RDL)과 웨이퍼 범핑 공정과 같은 웨이퍼 레벨 프로세스를 사용하여 상호 연결을 형성한다.

2.5D 중간층은 실리콘, 유리 또는 유기 중간층에 TSV와 RDL을 사용하여 옆으로 나란히 다이를 상호 연결하는 3D WLP 유형이다. 모든 유형의 3D 패키징에서 패키지 내의 칩들은 일반 인쇄 회로 기판에 장착된 별도의 패키지와 마찬가지로 오프-칩 신호를 사용하여 통신한다. 중간층은 실리콘으로 만들어질 수 있으며 연결된 다이 아래에 위치한다. 설계는 여러 다이로 분할될 수 있고 이를 마이크로 범프를 사용하여 중간층에 장착할 수 있다.

3D IC는 TSV 상호 연결을 사용하여 IC 칩을 적층하는 고급 패키징 기술인 3D 적층 IC(3D SIC)와, ITRS에 명시된 바와 같이 온-칩 배선 계층의 로컬 수준에서 3D 상호 연결을 실현하는 단일 결정 3D IC로 나뉜다. 단일 결정 접근 방식의 첫 번째 사례는 삼성의 3D V-NAND 디바이스에서 볼 수 있다.

2010년대에는 3D IC 패키지가 모바일 기기의 NAND 플래시 메모리에 널리 사용되고 있다.

3D SiC

디지털 전자 시장은 최근 출시된 CPU 구성 요소에 맞추기 위해 더 높은 밀도의 반도체 메모리 칩을 필요로 하고 있으며, 다중 다이 적층 기술이 이 문제의 해결책으로 제안되었다. JEDEC은 2011년 11월 1-2일 캘리포니아 샌타클라라에서 열린 "서버 메모리 포럼"에서 "3D SiC" 다이 적층 계획을 포함한 향후 DRAM 기술을 공개했다. 2014년 8월, 삼성전자는 3D TSV 패키지 기술을 사용하는 DDR4(double-data rate 4) 메모리 기반의 64GB SDRAM 모듈을 서버용으로 생산하기 시작했다. 3D 적층 DRAM에 대한 최근 제안 표준에는 Wide I/O, Wide I/O 2, Hybrid Memory Cube, High Bandwidth Memory 등이 포함된다.

One master die and three slave dies

https://www.youtube.com/watch?v=nzV3YVeiGrM&t=6s&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

단일 결정 3D IC

진정한 단일 결정 3D IC는 단일 반도체 웨이퍼 상에 여러 층으로 구축되어 이후 3D IC로 다이싱된다. 단일 기판만 존재하므로 정렬, 박막화, 본딩 또는 실리콘 관통 비아가 필요하지 않다. 일반적으로 단일 결정 3D IC는 아직 개발 중인 기술이며 대부분의 전문가들이 양산까지 몇 년이 더 걸릴 것으로 보고 있다.

공정 온도 제한은 트랜지스터 제조를 두 단계로 나누어 해결할 수 있다. 층 전송 전에 수행되는 고온 단계 이후, 이온 절단 또는 층 전송 기술을 사용하여 절연체 상의 실리콘(SOI) 웨이퍼 생산에 사용되어온 방식으로 층을 전송한다. 저온(<400°C) 본딩 및 절단 기술을 활용하여 거의 결함이 없는 수십-수백 나노미터 두께의 실리콘 층을 생성하고, 이를 활성 트랜지스터 회로 위에 적층한 후 에칭 및 증착 공정으로 트랜지스터를 최종적으로 완성할 수 있다. 이러한 단일 결정 3D IC 기술은 DARPA 지원 하에 스탠포드 대학에서 연구되었다.

CEA-Leti 또한 순차적 3D IC라 불리는 단일 결정 3D IC 접근 방식을 개발했다. 2014년 프랑스 연구소는 3DVLSI로 가는 확실한 경로를 제공하는 저온 공정 흐름인 CoolCube™를 소개했다.

스탠포드 대학 연구진은 실리콘 대신 탄소 나노튜브(CNT) 구조를 사용하는 웨이퍼 스케일 저온 CNT 전사 공정을 통해 단일 결정 3D IC를 설계했다.

https://www.youtube.com/watch?v=2SQPU6kzg7s&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

3D SiC의 제조 기술

3D IC 설계에는 재결정화 및 웨이퍼 본딩 방식과 같은 여러 가지 방법이 있다. 주요 웨이퍼 본딩 방식에는 Cu-Cu 접속(TSV에 사용되는 적층 IC 간 구리-구리 연결)과 실리콘 관통 비아(TSV)가 있다. TSV를 사용하는 3D IC는 마이크로 범프(소더 볼)를 사용하여 3D IC 내 두 개의 개별 다이 간 인터페이스를 구현할 수 있다. 2014년 현재, 높은 대역폭 메모리(HBM)와 하이브리드 메모리 큐브와 같은 다수의 메모리 제품이 TSV를 사용한 3D IC 적층으로 출시되었다. 구현 및 탐구 중인 주요 적층 접근 방식에는 다이-대-다이, 다이-대-웨이퍼, 웨이퍼-대-웨이퍼가 있다.

다이-대-다이

전자 부품은 여러 다이에 구축되며, 이를 정렬하고 본딩한다. 박막화와 TSV 형성은 본딩 전후에 수행할 수 있다. 다이-대-다이 방식의 장점은 각 구성 요소 다이를 사전에 테스트할 수 있어, 불량 다이 하나가 전체 스택을 망치지 않는다는 것이다. 또한 3D IC 내 각 다이를 사전에 분류할 수 있어 전력 소모와 성능 최적화를 위해 다이를 혼합 및 매칭할 수 있다.

다이-대-웨이퍼

전자 부품은 두 개의 반도체 웨이퍼에 구축된다. 한 웨이퍼는 다이싱되고, 개별화된 다이가 두 번째 웨이퍼의 다이 사이트에 정렬 및 본딩된다. 웨이퍼-대-웨이퍼 방식과 마찬가지로, 박막화와 TSV 형성은 본딩 전후에 수행된다. 다이싱 전에 추가 다이를 스택에 더할 수 있다.

웨이퍼-대-웨이퍼

전자 부품은 두 개 이상의 반도체 웨이퍼에 구축되며, 이 웨이퍼들은 정렬, 본딩, 다이싱되어 3D IC가 된다. 각 웨이퍼는 본딩 전후에 박막화될 수 있다. 수직 연결은 본딩 전 웨이퍼에 구축되거나 본딩 후 스택에서 형성되는 "실리콘 관통 비아(TSV)"이다. 웨이퍼-대-웨이퍼 본딩은 3D IC 내 1개라도 불량 칩이 있으면 전체가 불량이 되므로 수율이 낮을 수 있다. 또한 웨이퍼 크기가 동일해야 하지만 III-V 화합물과 같은 많은 특수 재료는 CMOS 논리 회로나 DRAM보다 훨씬 작은 웨이퍼에서 제조되므로 이질적 집적에 어려움이 있다.

https://www.youtube.com/watch?v=h5Yr7wgKC8Y&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

장점

전통적인 CMOS 스케일링 과정은 신호 전파 속도를 개선하지만, 현재 제조 및 칩 설계 기술에서 스케일링이 점점 더 어려워지고 비용이 늘어나고 있다. 그 이유는 전력 밀도 제약과 트랜지스터가 빨라지는 것에 비해 상호 연결부가 빨라지지 않기 때문이다. 3D IC는 2D 다이를 쌓아올려 3차원으로 연결함으로써 스케일링의 어려움을 해결한다. 이는 평면 레이아웃에 비해 적층된 칩들 간의 통신 속도를 향상시킬 수 있다.

Footprint

작은 공간에 더 많은 기능을 담을 수 있다. 이를 통해 무어의 법칙을 확장하고 강력하면서도 작은 크기의 새로운 장치를 가능하게 한다.

비용

3D 적층을 통해 큰 칩을 여러 개의 작은 다이로 분할하면 개별 다이를 별도로 테스트할 수 있어 수율을 높이고 제조 비용을 줄일 수 있다.

이기종 통합

서로 다른 공정으로 제작된 회로 층을 적층할 수 있다. 이를 통해 단일 웨이퍼에 구현하는 것보다 구성 요소를 훨씬 더 최적화할 수 있다. 또한 호환되지 않는 제조 공정의 구성 요소도 단일 3D IC에 결합할 수 있다.

더 짧은 상호 연결

평균 배선 길이가 줄어든다. 연구자들이 보고한 일반적인 수치는 약 10-15%이지만, 이 감소는 주로 더 긴 상호 연결에 적용되며, 회로 지연 시간에 더 큰 영향을 미칠 수 있다. 3D 배선이 일반 다이 내부 배선보다 훨씬 높은 캐패시턴스를 갖기 때문에 회로 지연 시간이 개선되지 않을 수도 있다.

전력

신호를 칩 내부에 유지하면 전력 소비를 10-100배 줄일 수 있다. 더 짧은 배선도 기생 캐패시턴스를 줄여 전력 소비를 감소시킨다. 전력 예산 감소는 열 발생 감소, 배터리 수명 연장, 운영 비용 절감으로 이어진다.

설계

수직 차원이 추가되어 연결성이 높아지고 새로운 설계 가능성이 생긴다.

회로 보안

3D 집적은 복잡성을 활용하여 회로 리버스 엔지니어링을 어렵게 만들 수 있다. 또한 레이어마다 기능을 분할하여 각 레이어의 기능을 숨길 수 있다. 더불어 별도의 레이어에 시스템 감시 기능을 통합하여 하드웨어 방화벽을 구현할 수 있다.

대역폭

3D 집적을 통해 레이어 간에 많은 수직 비아를 구현할 수 있다. 이를 통해 다른 레이어의 기능 블록 간에 매우 넓은 대역폭의 버스를 구축할 수 있다. 대표적인 예로 프로세서 위에 캐시 메모리를 적층하여 일반적인 128비트 또는 256비트 버스보다 훨씬 더 넓은 버스를 구현할 수 있다. 이러한 넓은 버스는 메모리 벽 문제를 해결할 수 있다.

https://www.youtube.com/watch?v=WfzkC7hUfuQ&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

과제

이 기술이 새로운 만큼 새로운 과제들도 존재한다.

비용

비용은 스케일링과 비교할 때 장점이 되지만, 주류 소비자 애플리케이션에서 3D IC의 상용화에도 과제로 작용한다. 하지만 이를 해결하기 위한 노력이 이루어지고 있다. 3D 기술이 새롭고 상당히 복잡하지만, 제조 공정의 비용은 전체 공정을 구성하는 활동을 분석하면 의외로 간단하다. 기반이 되는 활동 조합을 분석하면 비용 주도 요인을 식별할 수 있고, 이를 통해 주된 비용 발생 원인과 비용 절감 가능성을 파악할 수 있다.

수율

추가적인 제조 단계는 결함 발생 위험을 증가시킨다. 3D IC가 상업적으로 실현 가능하려면 결함을 수리하거나 허용할 수 있어야 하고, 결함 밀도를 낮출 수 있어야 한다.

열

적층 구조 내에서 발생하는 열을 방출해야 한다. 전기적 근접성과 열적 근접성이 상관관계가 있기 때문에 이는 피할 수 없는 문제이다. 특정 열 집중 지점을 더욱 면밀하게 관리해야 한다.

설계 복잡성

3D 집적의 이점을 최대한 활용하려면 정교한 설계 기법과 새로운 CAD 도구가 필요하다.

TSV로 인한 오버헤드

TSV는 게이트에 비해 크고 플로어플랜에 영향을 미친다. 45nm 기술 노드에서 10μm x 10μm TSV의 면적 크기는 약 50개의 게이트와 비슷하다. 또한 제조 가능성을 위해 랜딩 패드와 프리저브 영역이 필요하여 TSV 면적이 더 늘어난다. 기술 선택에 따라 TSV는 일부 레이아웃 리소스를 차단한다. 선 TSV는 금속화 전에 제작되어 소자 층을 차지하고, 후 TSV는 금속화 후 칩을 관통하여 소자 층과 금속 층을 모두 차지한다. 이에 따라 배치와 배선 장애가 발생한다. TSV 사용이 일반적으로 배선 길이 감소를 가져올 것으로 예상되지만, TSV 수와 특성에 따라 달라진다. 또한 다이 간 분할 단위 크기에 따라 배선 길이가 감소할 수도 증가할 수도 있다.

테스팅

전체 수율을 높이고 비용을 줄이려면 독립적인 다이에 대한 별도 테스트가 필수적이다. 그러나 3D IC의 인접 활성 층 간 긴밀한 통합으로 인해 서로 다른 다이에 분할된 동일한 회로 모듈 간에 상당한 상호 연결이 필요하다. TSV로 인한 큰 오버헤드 외에도 이러한 모듈의 일부, 예를 들어 곱셈기의 일부는 기존 기술로는 독립적으로 테스트할 수 없다. 특히 3D에 배치된 시간 임계 경로에 이 문제가 발생한다.

표준 부재

TSV 기반 3D IC 설계, 제조, 패키징에 대한 표준이 부족하지만, 이 문제는 해결되고 있다. 또한 다양한 집적 옵션, 예를 들어 선 TSV, 후 TSV, 중간 TSV, 중간층, 직접 본딩 등이 탐구되고 있다.

이기종 통합 공급망

이기종 집적 시스템에서 한 부품 공급업체의 지연은 전체 제품 출시를 늦추고 각 3D IC 부품 공급업체의 매출을 지연시킨다.

소유권 불명확

3D IC 집적과 패키징/조립을 누가 담당해야 하는지 모호하다. ASE와 같은 조립 업체 또는 제품 OEM이 담당할 수 있다.

설계 스타일

분할 단위에 따라 다양한 설계 스타일을 구분할 수 있다. 게이트 수준 집적은 많은 과제에 직면하고 있어 블록 수준 집적보다 실용적이지 않은 것으로 보인다.

게이트 수준 집적

이 스타일은 표준 셀을 여러 다이 간에 분할한다. 배선 길이 감소와 높은 유연성을 약속하지만, 일정 크기 이상의 모듈을 유지하지 않으면 배선 길이 감소 효과가 상쇄될 수 있다. 반면 필요한 TSV 수가 많아 심각한 부작용이 있다. 이 설계 스타일은 아직 없는 3D 배치 및 배선 도구가 필요하다. 또한 설계 블록을 여러 다이에 걸쳐 분할하면 다이 적층 전에는 완전히 테스트할 수 없다. 다이 적층 후 단일 불량 다이가 여러 개의 양품 다이를 사용 불가능하게 만들어 수율을 저하시킬 수 있다. 이 스타일은 특히 다이 간 공정 편차 영향을 증폭시킨다. 사실 3D 레이아웃이 2D 배치보다 더 불량률이 높을 수 있어 3D IC 집적의 본래 약속과 상반된다. 더욱이 이 설계 스타일은 기존 IP 블록과 EDA 도구가 3D 집적을 지원하지 않아 IP를 재설계해야 한다.

블록 수준 집적

이 스타일은 전체 설계 블록을 개별 다이에 할당한다. 설계 블록은 대부분의 넷리스트 연결성을 포함하며 소수의 전역 상호 연결로 연결된다. 따라서 TSV 오버헤드를 줄일 수 있다. 이기종 다이를 결합한 고도의 3D 시스템은 고속, 저전력 랜덤 로직, 다양한 메모리 유형, 아날로그 및 RF 회로 등 각기 다른 기술 노드에서 최적화된 제조 공정이 필요하다. 이러한 분리된 최적화된 제조 공정을 지원하는 블록 수준 집적이 3D 집적에 필수적이다. 또한 이 스타일은 현재의 2D 설계에서 3D IC 설계로 전환하는 데 도움이 될 수 있다. 기본적으로 3D 인식 도구는 분할 및 열 분석에만 필요하다. 개별 다이는 (적응된) 2D 도구와 2D 블록을 사용하여 설계할 수 있다. 이는 신뢰할 수 있는 IP 블록의 광범위한 가용성에 기반한다. 기존 2D IP 블록을 사용하고 블록 간 빈 공간에 필수적인 TSV를 배치하는 것이 IP 블록을 재설계하고 TSV를 내장하는 것보다 더 편리하다. 설계 테스트 가능성 구조는 IP 블록의 핵심 구성 요소이므로 3D IC 테스트에 활용할 수 있다. 또한 중요 경로는 주로 2D 블록 내에 포함되어 TSV와 다이 간 편차가 제조 수율에 미치는 영향을 제한할 수 있다. 마지막으로 현대 칩 설계에서는 종종 마지막 순간에 엔지니어링 변경이 필요한데, 이러한 변경이 단일 다이에만 국한되도록 하는 것이 비용 제한에 필수적이다.

https://www.youtube.com/watch?v=sBTyxDCFXm8&pp=ygUTIDIuNUQsIDNEIO2MqO2CpOynlQ%3D%3D

역사

1960년 벨 연구소의 모하메드 아탈라가 MOS 집적 회로(MOS IC) 칩을 처음 제안한 지 수년 후, 텍사스 인스트루먼트 연구원 로버트 W. 헤이스티, 롤런드 E. 존슨, 에드워드 W. 메할이 1964년에 3차원 MOS 집적 회로 개념을 제안했다. 1969년에는 NEC 연구원 가츠히로 오노다, 료 이가라시, 도시오 와다, 쇼 나카무라, 토루 츠지데가 3차원 MOS 집적 회로 메모리 칩 개념을 제안했다.

ARM은 고밀도 3D 로직 테스트 칩을 만들었고, 인텔은 Foveros 3D 로직 칩 패키징을 사용한 CPU를 출하할 계획이다. IBM은 3D IC의 전력 공급과 냉각에 모두 사용할 수 있는 유체를 선보였다.

시연 (1983-2012)

일본 (1983-2005)

3D IC는 1980년대 일본에서 처음으로 성공적으로 시연되었다. 1981년 차세대 전자 기기 연구개발 협회가 "3차원 회로 소자 R&D 프로젝트"를 시작하면서 3D IC 연구개발이 시작되었다. 초기에는 재결정화와 웨이퍼 본딩 두 가지 형태의 3D IC 설계가 조사되었고, 재결정화를 이용한 최초의 성공적인 시연이 있었다. 1983년 10월, 후지쓰 연구팀(S. 가와무라, 노부오 사사키, T. 이와이)은 레이저 빔 재결정화를 사용하여 3차원 CMOS 집적 회로를 성공적으로 제작했다. 이는 한 유형의 트랜지스터 위에 반대 유형의 트랜지스터를 직접 제작하고 그 사이에 절연체를 삽입한 구조였다. 중간 절연층으로는 질화 규소와 인 유리(PSG) 이중층을 사용했다. 이를 통해 수직으로 적층된 트랜지스터로 구성된 다층 3D 소자를 실현할 수 있는 기반을 마련했다. 1983년 12월에는 동일한 후지쓰 연구팀이 SOI CMOS 구조의 3D 집적 회로를 제작했다. 이듬해에는 빔 재결정화를 이용하여 수직 적층 이중 SOI/CMOS 구조의 3D 게이트 배열을 제작했다.

1986년에 三菱電機 연구원 요이치 아카사카와 다다시 니시무라가 3D IC의 기본 개념과 제안된 기술을 정리했다. 이듬해에 니시무라, 아카사카, 오사카 대학 출신 야스오 이노우에로 구성된 三菱 연구팀은 광센서 배열, CMOS A-D 변환기, 산술논리장치(ALU), 시프트 레지스터를 3층 구조로 배치한 3D IC 이미지 신호 처리기를 제작했다. 1989년에는 NEC의 요시히로 하야시가 이끄는 연구팀이 레이저 빔 결정화를 이용한 4층 구조의 3D IC를 제작했다. 1990년에는 마쓰시타 연구팀(K. 야마자키, Y. 이토, A. 와다)이 SOI 층(레이저 재결정화 이용)으로 구성된 4층 3D IC에 병렬 이미지 신호 처리기를 제작했다.

가장 일반적인 3D IC 설계 방식은 웨이퍼 본딩이다. 웨이퍼 본딩은 1981년 일본에서 "3차원 회로 소자 R&D 프로젝트"로 시작되었으며, 1990년 NEC의 요시히로 하야시 연구팀이 완성했다. 그들은 여러 개의 박막 소자를 층층이 본딩하는 방식을 제안했는데, 이를 통해 많은 수의 소자 층을 구현할 수 있다. 별도의 웨이퍼에서 소자를 제작하고, 웨이퍼 두께를 줄이며, 전면과 후면 리드를 제공하여 박막화된 다이를 서로 연결하는 방식을 제안했다. CUBIC 기술을 사용하여 상하 구조의 2층 활성 소자를 제작하고 시험했으며, 3층 이상의 3D IC를 제작할 수 있는 CUBIC 기술을 제안했다.

실리콘 관통 비아(TSV) 공정으로 제작된 최초의 3D IC 적층 칩은 1980년대 일본에서 발명되었다. 히타치가 1983년 일본 특허를, 후지쓰가 1984년 특허를 출원했다. 1986년 후지쓰 특허에는 TSV를 이용한 적층 칩 구조가 기술되어 있다. 1989년 도호쿠 대학의 미쓰마사 코요나기가 TSV가 적용된 웨이퍼 간 본딩 기술을 개발하여 3D LSI 칩을 제작했다. 1999년 일본 초고도 전자 기술 협회(ASET)가 TSV 기술을 이용한 3D IC 칩 개발 "고밀도 전자 시스템 집적 기술 R&D" 프로젝트를 지원하기 시작했다. "실리콘 관통 비아(TSV)"라는 용어는 Tru-Si Technologies의 세르게이 사바스티우크, O. 시니아귄, E. 코르진스키가 2000년에 제안한 TSV 방식의 3D 웨이퍼 레벨 패키징(WLP) 솔루션에서 비롯되었다.

도호쿠 대학의 코요나기 그룹은 TSV 기술을 사용하여 2000년 3층 메모리 칩, 2001년 3층 인공 망막 칩, 2002년 3층 마이크로프로세서, 2005년 10층 메모리 칩을 제작했다. 2005년 스탠퍼드 대학 연구팀(Kaustav Banerjee, Shukri J. Souri, Pawan Kapur, Krishna C. Saraswat)은 수직 차원을 활용하여 상호 연결 관련 문제를 해결하고 이기종 기술의 이질적 통합을 실현하는 새로운 3D 칩 설계를 발표했다.

2001년에는 도시바 연구팀(T. 이모토, M. 마쓰이, C. 타쿠보)이 3D IC 패키지 제조를 위한 "시스템 블록 모듈" 웨이퍼 본딩 공정을 개발했다.

유럽 (1988-2005)

프라운호퍼 연구소와 지멘스는 1987년부터 3D IC 집적에 대한 연구를 시작했다. 1988년에 폴리실리콘 재결정화 기반 3D CMOS IC 소자를 제작했다. 1997년에 프라운호퍼-지멘스 연구팀(Peter Ramm, Manfred Engelhardt, Werner Pamler, Christof Landesberger, Armin Klumpp)이 칩 간 비아(ICV) 방식을 개발했다. 이는 지멘스 CMOS 공정 웨이퍼 기반의 최초의 산업용 3D IC 공정이었다. 이 TSV 공정의 변형은 이후 TSV-SLID(고체액체 상호 확산) 기술로 불렸다. 이는 저온 웨이퍼 본딩과 칩 간 비아를 이용한 IC 소자의 수직 집적에 기반한 3D IC 설계 접근법이었으며 특허를 받았다.

Ramm은 관련 3D 집적 기술 생산을 위한 산학 컨소시엄을 개발했다. 지멘스와 프라운호퍼 간 독일 정부 지원 VIC 프로젝트에서 완전한 산업용 3D IC 적층 공정을 시연했다. Ramm과 동료들은 3D 금속화와 프로세서의 적층 메모리 등 핵심 프로세스 세부 사항을 발표했다.

2000년대 초반, 프라운호퍼와 뮌헨 인피니언 연구팀은 독일/오스트리아 EUREKA VSI 프로젝트에서 다이-기판 적층에 특히 초점을 맞춘 3D TSV 기술을 연구했으며, 이를 바탕으로 유럽 통합 프로젝트 e-CUBES와 e-BRAINS를 시작했다. e-BRAINS 프로젝트에서는 특히 고신뢰성 3D 통합 센서 시스템을 위한 새로운 저온 공정 개발에 초점을 맞췄다.

미국 (1999-2012)

1999년 MIT 연구팀(Andy Fan, Adnan-ur Rahman, Rafael Reif)이 Cu-Cu 웨이퍼 본딩, 즉 구리-구리 연결 또는 Cu-Cu 웨이퍼 본딩을 개발했다. Reif와 Fan은 2001-2002년 동안 Chen, Shamik Das, Tan, Checka 등 다른 MIT 연구자들과 Cu-Cu 웨이퍼 본딩을 더 연구했다. 2003년 DARPA와 MCNC가 3D IC 기술 R&D 지원을 시작했다.

2004년 Tezzaron 반도체는 6가지 다른 설계의 3D 소자를 제작했다. 이 칩은 텅스텐 TSV를 이용한 "선 TSV" 수직 상호 연결로 2층으로 구성되었다. 두 개의 웨이퍼를 정면-정면으로 적층하고 구리 공정으로 본딩했다. 상부 웨이퍼를 박막화하고 2웨이퍼 스택을 칩으로 다이싱했다. 먼저 테스트한 것은 단순한 메모리 레지스터였지만, 가장 주목할 만한 것은 2D 구조보다 속도가 훨씬 빠르고 전력 소비가 낮은 8051 프로세서/메모리 스택이었다.

2004년 인텔은 펜티엄 4 CPU의 3D 버전을 발표했다. 이 칩은 정면-정면 적층 방식으로 두 개의 다이를 제조했으며, 이를 통해 밀집된 비아 구조를 구현했다. I/O와 전원 공급을 위해 백사이드 TSV를 사용했다. 3D 레이아웃에서 설계자들은 전력 감소와 성능 향상을 목표로 각 다이에 기능 블록을 수동으로 배치했다. 큰 고전력 블록을 분할하고 배치를 주의 깊게 재구성하여 열 집중 지점을 제한했다. 이 3D 설계는 2D 펜티엄 4 대비 15% 성능 향상(파이프라인 단계 제거)과 15% 전력 절감(리피터 제거 및 배선 감소)을 제공했다.

2007년 인텔이 소개한 테라플롭스 연구용 칩은 적층 메모리를 가진 80코어 실험용 설계다. 메모리 대역폭 수요가 매우 높아 기존 I/O 방식으로는 10-25W를 소모했다. 이를 개선하기 위해 TSV 기반 메모리 버스를 구현했다. 각 코어는 SRAM 다이의 메모리 타일 1개에 연결되어 12GB/s 대역폭을 제공하며, 총 대역폭 1TB/s를 2.2W로 구현했다.

2008년 Rochester 대학의 Eby Friedman 교수와 학생들이 제안한 3D 프로세서 구현 사례가 있다. 이 칩은 1.4GHz로 작동하며, 적층된 칩 간 수직 처리를 최적화했다. 3차원 칩 제조의 한 가지 과제는 한 층에서 다른 층으로 정보가 전달될 때 방해되는 장애물 없이 모든 층이 조화롭게 작동하도록 하는 것이었다.

ISSCC 2012에서 GlobalFoundries 130nm 공정과 Tezzaron의 FaStack 기술을 사용한 2건의 3D IC 기반 멀티코어 설계가 발표 및 시연되었다:

Georgia Tech 전기컴퓨터공학부가 선보인 3D-MAPS는 2층 로직 다이로 구성된 64개 맞춤형 코어 구현체
미시건 대학 전기컴퓨터공학과가 공개한 Centip3De는 ARM Cortex-M3 코어 기반의 저전압 설계

상용 3D IC (2004-현재)

2004년 출시된 소니의 PlayStation Portable(PSP) 휴대용 게임기는 3D IC를 사용한 최초의 상용 제품이다. PSP 하드웨어에는 도시바가 제조한 2개의 다이가 수직으로 적층된 3D 시스템-온-패키지 칩으로 제작된 eDRAM(내장 DRAM) 메모리가 포함되어 있다.

Sony 's  PlayStation Portable  (PSP)  handheld game console , released in 2004, is the earliest commercial product to use a 3D IC, an  eDRAM   memory chip  manufactured by  Toshiba  in a 3D  system-in-package .

2007년 4월, 도시바가 8층 3D IC인 16GB THGAM 내장 NAND 플래시 메모리 칩을 양산했다. 2007년 9월, 하이닉스는 웨이퍼 본딩 공정으로 제조한 24층 3D IC 기술로 16GB 플래시 메모리 칩을 선보였다. 도시바는 2008년 32GB THGBM 플래시 칩에도 8층 3D IC를 사용했다. 2010년에는 16층 3D IC로 128GB THGBM2 플래시 칩을 제작했다. 2010년대에 3D IC는 모바일 기기의 NAND 플래시 메모리용 다중 칩 패키지와 패키지-온-패키지 솔루션 형태로 널리 상용화되었다.

엘피다 메모리는 2009년 9월 4개의 DDR3 SDRAM 다이가 적층된 8GB DRAM 칩을 개발했으며, 2011년 6월 출시했다. TSMC는 2010년 1월 TSV 기술 기반 3D IC 양산 계획을 발표했다. 2011년 SK 하이닉스는 TSV 기술을 적용한 16GB DDR3 SDRAM(40nm급)을, 삼성전자는 TSV 기반 32GB DDR3(30nm급)을 선보였다. 또한 삼성과 마이크로닉스는 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다.

Cut through a  graphics card  that uses  High Bandwidth Memory  (HBM), based on  through-silicon via  (TSV) 3D IC technology.

High Bandwidth Memory(HBM)은 삼성, AMD, SK 하이닉스가 개발한 적층 칩과 TSV 기술을 사용한다. 최초의 HBM 메모리 칩은 2013년 SK 하이닉스가 제조했다. 2016년 1월 삼성전자가 최대 8GB/스택 규모의 HBM2 조기 양산을 발표했다.

2017년 삼성전자는 3D IC 적층과 3D V-NAND 기술(charge trap 플래시 기반)을 결합하여 8개의 64층 V-NAND 칩이 적층된 512GB KLUFG8R1EM 플래시 메모리 칩을 제작했다. 2019년에는 16개 V-NAND 다이가 적층된 1TB 플래시 칩을 선보였다. 2018년 기준 인텔도 성능 향상을 위해 3D IC 사용을 고려하고 있다. 2022년 현재 마이크론은 232층 NAND 메모리 소자 칩을, 도시바는 96층 소자를 제조하고 있다.

2022년 AMD는 3D 캐시가 포함된 Zen 4 프로세서를 출시했다.

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[ 세미피디아] Fan-out wafer-level packaging이란?

전자공학과 학생 — Sun, 14 Apr 2024 10:56:44 +0900

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https://en.wikipedia.org/wiki/Fan-out_wafer-level_packaging

Fan-out wafer-level packaging - Wikipedia

From Wikipedia, the free encyclopedia Sketch of the eWLB package, the first commercialized FO-WLP technology Fan-out wafer-level packaging (also known as wafer-level fan-out packaging, fan-out WLP, FOWL packaging, FO-WLP, FOWLP, etc.) is an integrated circ

en.wikipedia.org

https://www.youtube.com/watch?v=pOBkSEOLqZ8&pp=ygUdRmFuLW91dCB3YWZlci1sZXZlbCBwYWNrYWdpbmc%3D

팬아웃 웨이퍼 레벨 패키징(또한 웨이퍼 레벨 팬아웃 패키징, 팬아웃 WLP, FOWL 패키징, FO-WLP, FOWLP 등으로 알려짐)은 집적 회로 패키징 기술이며, 표준 웨이퍼 레벨 패키징(WLP) 솔루션의 향상된 버전이다.

팬아웃 패키징은 2.5D 및 3D 패키지에서 볼 수 있는 실리콘 인터포저를 사용하는 패키지에 대한 저비용 고급 패키징 대안으로 여겨진다.

EWLB(Embedded Wafer Level Ball Grid Array) 패키지, 최초로 상용화된 FO-WLP 기술

기존 기술에서는 먼저 웨이퍼를 절단한 다음 개별 다이를 패키징하는데, 패키지 크기는 일반적으로 다이 크기보다 훨씬 크다. 반면 표준 WLP 공정에서는 웨이퍼의 일부인 상태에서 집적 회로를 패키징하고, 그 후에 웨이퍼(외층 패키징 추가)를 절단한다. 그 결과 패키지 크기가 다이와 거의 동일해진다. 그러나 작은 패키지의 장점에는 한계된 패키지 면적에 수용할 수 있는 외부 접점 수가 제한된다는 단점이 있으며, 많은 접점이 필요한 복잡한 반도체 소자에는 큰 제한이 될 수 있다.

https://www.youtube.com/watch?v=2BnogXAaboI&pp=ygUdRmFuLW91dCB3YWZlci1sZXZlbCBwYWNrYWdpbmc%3D

팬아웃 WLP는 이 제한을 완화하기 위해 개발되었다. 기존 패키지에 비해 더 작은 패키지 면적과 향상된 열 및 전기 성능을 제공하며, 다이 크기를 늘리지 않고도 더 많은 접점을 가질 수 있게 해준다.

https://www.youtube.com/watch?v=YRiaQJerMzQ&pp=ygUdRmFuLW91dCB3YWZlci1sZXZlbCBwYWNrYWdpbmc%3D

FOWLP에 사용되는 3가지 공정 접근법은 다음과 같다:

앞면 아래, die-first
윗면 위, die-first
앞면 아래, die-last

표준 WLP 공정과 달리, 팬아웃 WLP에서는 먼저 웨이퍼를 절단한다. 그리고 나서 다이를 매우 정밀하게 캐리어 웨이퍼나 패널에 재배치하는데, 각 다이 주위에 팬아웃 영역이 남겨진다. 이 캐리어는 몰딩을 통해 재구성되고, 전체 몰딩 영역(다이 위와 인접한 팬아웃 영역) 위에 재배분 층을 만든 후, 상단에 솔더볼을 형성하고 웨이퍼를 절단한다. 이를 칩-퍼스트 공정이라고 한다. 패널 레벨 패키징은 웨이퍼 대신 큰 패널을 사용하여 패키징 공정을 수행한다. 고급 팬아웃 패키지는 선폭과 선간 간격이 8마이크론 미만인 것들이다. 팬아웃 패키지는 여러 개의 다이와 패시브 소자를 포함할 수 있다. 최초의 팬아웃 패키지는 2000년대 중반 인피니언에 의해 모바일폰 칩에 사용하기 위해 개발되었다.

https://www.youtube.com/watch?v=R7ssguwtef4&pp=ygUdRmFuLW91dCB3YWZlci1sZXZlbCBwYWNrYWdpbmc%3D

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[ 세미피디아] Interposer, 인터포저란?

전자공학과 학생 — Sun, 14 Apr 2024 10:51:58 +0900

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https://en.wikipedia.org/wiki/Interposer

https://www.youtube.com/watch?v=XLqDJGcwKok&pp=ygUM7J247YSw7Y-s7KCA

인터포저는 한 소켓이나 연결부터 다른 연결부로 연결되는 전기적 인터페이스이다. 인터포저의 목적은 연결을 더 넓은 피치로 퍼뜨리거나 다른 연결로 다시 연결하는 것이다.

인터포저라는 용어는 라틴어 "interpōnere"에서 유래했으며, 이는 "사이에 두다"라는 뜻이다. 인터포저는 BGA 패키지, 멀티칩 모듈 및 고대역폭 메모리에 자주 사용된다.

집적 회로 다이와 볼 그리드 어레이 사이에 인터포저가 있는 BGA

흔한 인터포저의 예로는 펜티엄 II와 같이 IC 다이를 BGA에 연결하는 것이 있다. 이를 위해 FR4와 같은 경질 기판과 폴리이미드와 같은 유연 기판 등 다양한 기판이 사용된다. 실리콘과 유리도 집적 방식으로 평가되고 있다. 인터포저 스택도 3D IC의 비용 효율적인 대안으로 널리 인정받고 있다. AMD Fiji/Fury GPU와 Xilinx Virtex-7 FPGA 등 이미 인터포저 기술이 적용된 제품이 시장에 있다. 2016년 CEA Leti는 28nm FDSOI 노드에서 제작된 작은 다이("칩렛")를 65nm CMOS 인터포저에 결합한 차세대 3D-NoC 기술을 선보였다.

펜티엄 II: 어두운 노란색의 인터포저가 있는 예, 집적 회로 다이를 볼 그리드 어레이 칩 캐리어에 연결한다

다른 예로는 SATA 드라이브를 이중화된 포트가 있는 SAS 백플레인에 연결할 때 사용하는 어댑터가 있다. SAS 드라이브는 이중화된 경로나 스토리지 컨트롤러에 연결할 수 있는 두 개의 포트가 있지만, SATA 드라이브는 단일 포트만 있다. 직접 연결하면 단일 컨트롤러나 경로에만 연결할 수 있다. 인터포저에 스위칭 로직을 추가하면 SATA 드라이브도 경로 이중화를 제공할 수 있다.

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[ 세미피디아] Charge trap flash란?

전자공학과 학생 — Sun, 14 Apr 2024 10:39:03 +0900

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Charge trap flash

https://en.wikipedia.org/wiki/Charge_trap_flash

https://www.youtube.com/watch?v=oQxV-q66STo&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

전하 트랩 플래시(CTF)는 불휘발성 NOR 및 NAND 플래시 메모리를 만드는 데 사용되는 반도체 메모리 기술이다. 이는 전통적인 플로팅 게이트 기술과는 다른 부동 게이트 MOSFET 메모리 기술의 일종이며, 전하를 저장하기 위해 도핑된 다결정 실리콘 대신 실리콘 나이트라이드 필름을 사용한다. 이러한 접근 방식을 통해 메모리 제조업체는 다음의 5가지 방법으로 제조 비용을 줄일 수 있다:

전하 저장 노드를 형성하는 데 필요한 공정 단계가 더 적다.
더 작은 공정 크기를 사용할 수 있다(따라서 칩 크기와 비용을 줄일 수 있다).
단일 플래시 메모리 셀에 다중 비트를 저장할 수 있다.
신뢰성이 향상된다.
터널 산화물 층의 점결함에 더 취약하지 않기 때문에 수율이 높다.

전하 트랩 개념은 이전부터 있었지만, 2002년에 AMD와 Fujitsu가 고용량 전하 트래핑 플래시 메모리를 본격적으로 생산하기 시작했다. 이들은 GL NOR 플래시 메모리 제품군 출시로 전하 트래핑 플래시 메모리의 상업적 생산을 시작했다. 현재 스판션 명으로 운영되는 이 기업은 이때부터 계속해서 전하 트래핑 장치를 대량으로 생산해왔다. 2008년 2,500억 달러 규모의 NOR 플래시 시장에서 전하 트래핑 플래시가 30%를 차지했다. 여러 기업에게 대규모 전하 트래핑 기술 포트폴리오를 라이선스했던 Saifun Semiconductors는 2008년 3월 스판션에 인수되었다. 2000년대 후반부터 CTF는 도시바와 삼성전자가 개발한 3D V-NAND 플래시 메모리의 핵심 구성 요소가 되었다.

https://www.youtube.com/watch?v=DfaA1hgABrc&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

기원

금속-산화물-반도체 전계 효과 트랜지스터(MOSFET) 또는 MOS 트랜지스터는 1959년 이집트 출신 엔지니어 Mohamed M. Atalla와 한국계 엔지니어 Dawon Kahng이 벨 연구소에서 발명했으며, 1960년에 이를 시연했다. Kahng은 이후 벨 연구소에서 Simon Min Sze와 함께 부동 게이트 MOSFET을 발명했고, 이를 부동 게이트(FG) 메모리 셀로 사용할 것을 제안했다. 이것은 부동 게이트 MOSFET에 전하를 주입하고 저장함으로써 구현된 최초의 불휘발성 메모리 형태였으며, 이후 EPROM(소거 가능 PROM), EEPROM(전기적 소거 가능 PROM) 및 플래시 메모리 기술의 기반이 되었다.

전하 트래핑 개념은 1967년 John Szedon과 Ting L. Chu에 의해 처음 소개되었다.

1967년 말, H.A. Richard Wegener가 이끄는 Sperry 연구팀은 금속-질화물-산화물-반도체 트랜지스터(MNOS 트랜지스터)를 발명했다. MNOS 트랜지스터는 산화물 층을 질화물과 산화물로 이루어진 이중 층으로 대체한 MOSFET의 일종이다. 질화물은 부동 게이트 대신 트래핑 층으로 사용되었지만, 부동 게이트에 비해 성능이 떨어지는 것으로 여겨져 그 사용이 제한적이었다. MNOS 트랜지스터 소자는 게이트와 채널 간에 50V의 순방향 또는 역방향 바이어스를 인가하여 트랜지스터의 문턱 전압에 영향을 미치는 전하를 포획할 수 있었다.

전하 트랩(CT) 메모리는 1960년대 말 MNOS 소자와 함께 소개되었다. 구조와 작동 원리가 부동 게이트(FG) 메모리와 유사하지만, FG 메모리에서는 전하가 도핑된 다결정 실리콘 층과 같은 도전성 물질에 저장되는 반면, CT 메모리에서는 유전체 층(일반적으로 실리콘 질화물로 제작)의 국부적인 트랩에 전하가 저장된다는 점이 주된 차이이다.

전하 트랩 EEPROM

1974년까지 전하 트랩 기술은 전기적으로 소거 가능한 프로그래밍 가능 읽기 전용 메모리(EEPROM)의 저장 메커니즘으로 사용되었으며, 표준 부동 게이트 MOSFET 기술의 대안이었다. 1977년 페어차일드 카메라 앤 인스트루먼트의 P.C.Y. Chen은 프로그래밍 및 소거 조건이 훨씬 덜 까다롭고 전하 저장 시간이 긴 SONOS라는 MOSFET 기술을 발명했음을 설명하는 논문을 발표했다. 이러한 개선으로 1980년대에 전하 트래핑 SONOS 기반의 제조 가능한 EEPROM 장치가 만들어졌다.

https://www.youtube.com/watch?v=jboZVXi8rQg&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

전하 트랩 플래시 실험

1991년 일본의 NEC 연구원들인 N. Kodama, K. Oyama, Hiroki Shirai 등이 전하 트랩 방식을 채택한 플래시 메모리를 개발했다. 1998년 이스라엘 엔지니어 Boaz Eitan은 스판션(당시 사이펀 반도체)에서 전하 트랩 층을 사용하여 기존 플래시 메모리 설계의 부동 게이트를 대체한 NROM 플래시 메모리 기술을 특허 출원했다. 이 특허에는 두 가지 중요한 혁신이 담겨 있다: 주입된 부/정 전하를 셀의 드레인/소스 단자 근처에 국소화하는 것과, 역방향 읽기 개념을 활용하여 셀에 저장된 데이터를 양쪽 끝의 전하 트랩에서 감지하는 것이다. 이 두 가지 새로운 아이디어를 통해 전하 트래핑 개념이 발명된 지 30년 만에 처음으로 신뢰할 수 있는 전하 트랩 플래시 제품을 생산할 수 있게 되었다. 또한 이러한 개념을 활용하면 셀당 두 개의 별도 물리적 비트를 만들어 셀당 저장 데이터의 용량을 두 배로 늘릴 수 있다.

2000년 어드밴스드 마이크로 디바이시스(AMD)의 연구팀, 즉 Richard M. Fastow, 이집트 출신 엔지니어 Khaled Z. Ahmed, 요르단 출신 엔지니어 Sameer Haddad(이후 스판션에 합류)가 NOR 플래시 메모리 셀을 위한 전하 트랩 메커니즘을 시연했다. 이러한 혁신은 AMD와 후지쓰에서 2002년에 더욱 발전되었고(이후 스판션에 의해 개선), 이들 기업들이 "MirrorBit 플래시 메모리"라고 부르는 제품으로 처음 대량 생산에 들어갔다.

스판션 MirrorBit 플래시 메모리

Spansion MirrorBit cell

전하 트래핑 플래시(CTF)는 2002년 AMD와 후지쓰에 의해 상용화되었다. 그 해 AMD(이후 스판션으로 분사된 부문)는 "MirrorBit"라는 새로운 플래시 메모리 기술을 발표했다. 스판션은 이 제품을 사용하여 제조 비용을 줄이고 NOR 플래시 메모리의 밀도 범위를 기존 NOR 플래시를 넘어 Intel이 제조하고 있는 다수준 셀 NOR 플래시 수준까지 끌어올릴 수 있었다.

스판션 MirrorBit 셀

MirrorBit 셀은 전하 트래핑 층을 단순히 기존 부동 게이트의 대체품으로만 사용하는 것이 아니라, 전하 저장 질화물의 비도전성을 활용하여 동일한 메모리 셀에서 두 개의 비트를 공유할 수 있도록 한다. [그림 1]에 보이듯이 두 개의 비트는 셀의 반대쪽 끝에 위치하며, 채널을 통해 전류를 다른 방향으로 흘려보내 읽을 수 있다.

이 접근 방식을 다수준 셀 기술과 결합하여 한 셀에 4비트를 포함하는 제품도 성공적으로 제작되었다.

전하 트래핑 동작

부동 게이트 메모리 셀과 마찬가지로, 전하 트래핑 셀은 제어 게이트와 채널 사이의 가변 전하를 이용하여 트랜지스터의 문턱 전압을 변화시킨다. 이 전하를 변조하는 메커니즘은 부동 게이트와 전하 트랩 사이에 상대적으로 유사하며, 읽기 메커니즘도 매우 유사하다.

https://www.youtube.com/watch?v=5f2xOxRGKqk&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

전하 트래핑 vs. 부동 게이트 메커니즘

전하 트래핑 플래시에서 전자는 표준 플래시 메모리, EEPROM 또는 EPROM의 부동 게이트에 저장되는 것과 마찬가지로 트래핑 층에 저장된다. 핵심적인 차이점은 트래핑 층이 절연체인 반면, 부동 게이트는 도체라는 것이다.

플래시 메모리의 높은 쓰기 부하는 터널 산화물 층에 스트레스를 가해 '산화물 결함'이라고 불리는 결정 격자의 작은 교란을 일으킨다. 이러한 교란이 많이 발생하면 부동 게이트와 트랜지스터 채널 사이에 단락이 발생하여 부동 게이트가 더 이상 전하를 유지할 수 없게 된다. 이것이 플래시 메모리의 내구성 저하(플래시 메모리 항목의 '메모리 마모' 참조)의 근본 원인이다. 이러한 단락을 줄이기 위해 부동 게이트 플래시는 두꺼운 터널 산화물(~100Å)을 사용하지만, 이로 인해 Fowler-Nordheim 터널링을 사용할 때 소거 속도가 느려지고 더 높은 터널링 전압을 사용해야 하므로 다른 부분에 새로운 부담이 생긴다.

전하 트래핑 셀은 트래핑 층이 절연체이기 때문에 이러한 문제에 상대적으로 면역성이 높다. 트래핑 층과 채널 사이에 생긴 산화물 결함으로 인한 단락은 바로 접촉한 전자만 빠져나가고 나머지 전자는 그대로 남아 트랜지스터의 문턱 전압을 계속 제어할 수 있다. 단락 문제가 덜 중요하므로 터널 산화물 층을 더 얇게(50-70Å) 만들 수 있고, 이를 통해 트래핑 층과 채널의 결합도를 높여 (국부적으로 포획된 전하를 통한) 더 빠른 프로그래밍 속도와 낮은 터널링 전압으로의 소거가 가능하다. 이 낮은 터널링 전압은 터널 산화물 층에 가해지는 스트레스를 줄여 격자 교란도 줄어든다.

전하 트래핑 셀의 또 다른 중요한 장점은 얇은 트래핑 층이 인접 셀 간의 용량 결합을 줄여 성능과 스케일러빌리티를 개선할 수 있다는 것이다.

전하 트래핑 층에 전하 주입하기

전자는 채널 내 고에너지 전자(CHE) 주입 메커니즘, 즉 핫 캐리어 주입 방식을 통해 부동 게이트 NOR 플래시를 프로그래밍하는 것과 유사한 방식으로 전하 트래핑 층에 이동된다. 요약하면, 제어 게이트에는 높은 전압이 가해지고 소스와 드레인에는 중간 높은 전압이 가해지면서 소스에서 드레인으로 전류가 유도된다. 이때 드레인 근처의 고전계 영역을 통과하면서 충분한 에너지를 얻은 전자들이 채널에서 떨어져나와 전하 트래핑 층에 포획된다.

전하 트래핑 층의 전하 제거하기

전하 트래핑 플래시는 NAND 및 NOR 플래시의 소거에 사용되는 Fowler-Nordheim 터널링 방식과 달리 핫 홀 주입(핫 캐리어 주입 참조)을 통해 소거된다. 이 프로세스는 전류를 사용하는 FN 방식과 달리 전기장을 이용하여 홀을 전하 트래핑 층 쪽으로 이동시켜 전하를 제거한다.

전하 트래핑 플래시 제조

전하 트래핑 플래시는 제조 과정에서 부동 게이트 플래시와 유사하지만, 제조를 간소화하기 위한 몇 가지 예외 사항이 있다.

부동 게이트와의 소재 차이

부동 게이트 플래시와 전하 트래핑 플래시 모두 채널 바로 위에 부동 게이트 또는 전하 트래핑 층이 있고 그 위에 제어 게이트가 있는 적층 게이트 구조를 사용한다. 부동 게이트 또는 전하 트래핑 층은 채널로부터 터널 산화물 층으로, 제어 게이트로부터 게이트 산화물 층으로 절연된다. 이들 층의 소재는 저장 층을 제외하고는 모두 동일하다. 저장 층의 소재는 부동 게이트 구조에서는 도전성 폴리실리콘, 전하 트랩에서는 일반적으로 실리콘 질화물이다.

실리콘 나노크리스탈과 전하 트래핑의 관계

프리스케일 반도체는 자사의 마이크로컨트롤러(MCU) 라인에서 "박막 저장" 이라고 부르는 유사한 기술을 제조한다. 프리스케일의 접근 방식은 도전성 섬들로서의 실리콘 나노크리스탈을 절연성 실리콘 산화물 층에 사용한다.

보다 일반적인 실리콘 질화물 전하 트랩과 마찬가지로, 전자는 부동 게이트의 한쪽에서 다른쪽으로 흐르지 않기 때문에 셀의 내구성이 연장된다.

이 나노크리스탈 접근 방식은 프리스케일에 의해 대량으로 제조되고 있으며, 전반적인 전하 트래핑 저장은 ST 마이크로일렉트로닉스, 필립스, 르네사스, 삼성, 도시바, 애트멜, 스판션 등에서 개발 중이다.

부동 게이트와의 공정 차이

질화물 전하 트래핑 층이 비도전성이므로 패터닝될 필요가 없다 - 모든 전하 트랩이 이미 서로 절연되어 있다. 이를 통해 제조 과정을 간소화할 수 있다.

부동 게이트 구조는 최근 공정 세대에서 보다 정교한 게이트 유전체가 필요했고, 오늘날 일반적으로 제조가 더 복잡한 ONO(산화물-질화물-산화물) 구조를 사용하지만, 전하 트래핑 플래시에서는 필요하지 않다.

질화물 층의 장점 중 하나는 부동 게이트에 사용되는 폴리실리콘보다 고온 제조 공정에 덜 민감하다는 것이다. 이를 통해 전하 트랩 상부 층의 공정이 간소화된다.

MirrorBit 플래시 메모리

스판션의 MirrorBit 플래시와 사이펀의 NROM은 질화물의 전하 트래핑 메커니즘을 사용하여 동일한 셀에 두 개의 비트를 저장함으로써 메모리 용량을 두 배로 늘리는 플래시 메모리이다. 이는 전하 트랩 층의 양쪽에 전하를 배치하여 구현된다. 셀은 채널을 통해 순방향 및 역방향 전류를 사용하여 전하 트랩의 양쪽을 읽음으로써 읽을 수 있다.

MirrorBit 동작 – 셀에 2비트 저장하기

[그림 2] 프로그래밍 시 핫 전자 주입을 통해 전하 트랩에 전자를 추가한다.

CHE 프로그래밍(그림 2) 동안 고에너지 전자는 채널의 바이어스된 드레인 쪽 끝에서 채널로부터 전하 트래핑 층으로 주입되지만, 부유 상태인 소스 쪽 끝에서는 그렇지 않다. 트랜지스터의 소스와 드레인을 채널의 한쪽 끝에서 다른 쪽 끝으로 전환하면, 전하를 채널의 양쪽 끝에 주입하고 저장할 수 있다.

[그림 3] 소거 시 핫 홀 주입을 통해 전하 트랩으로부터 전자를 제거한다.

마찬가지로, 채널의 한쪽 끝에 소거 전기장을 가하고 다른 한쪽 끝은 부유 상태로 두면(그림 3 참조) 전하 트래핑 셀의 한쪽 끝을 소거할 수 있다. Band-to-band 핫 홀 소거는 일부가 전자와 재결합하여 전하 트랩의 그 쪽 끝에서 전하를 제거하는 국소적인 홀을 발생시킨다.

셀에서 2비트 읽기

MirrorBit 읽기는 간단히 소스와 드레인 접점을 역전시켜 수행된다. 드레인 쪽에서 확장되는 접합 공핍 영역이 채널을 전하 트래핑 셀의 드레인 쪽 중첩 부분의 전하로부터 차단한다. 이로 인해 드레인 쪽 전하는 채널을 통해 흐르는 전류에 거의 영향을 미치지 않고, 오직 소스 쪽 전하만이 트랜지스터의 문턱 전압을 결정한다.

소스와 드레인을 역전시키면 반대쪽 전하가 트랜지스터의 문턱 전압을 결정한다.

이렇게 전하 트래핑 셀의 양쪽 끝에 서로 다른 두 가지 전하 수준이 있으면 전류 흐름 방향에 따라 두 가지 다른 전류가 셀을 통해 흐르게 된다.

후속 개발

https://www.youtube.com/watch?v=YtBysgPOKx4&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

전하 트래핑 NAND – 삼성전자 및 기타

2006년 삼성전자는 당시 사용되던 평면 구조와 유사한 셀 구조를 이용하여 NAND 기술의 지속적인 스케일링을 가능하게 하는 전하 트래핑 플래시 연구를 공개했다. 이 기술은 SONOS(실리콘-산화물-질화물-산화물-실리콘) 또는 MONOS(금속-ONOS) 커패시터 구조에 질화물 층의 전하 트랩에 정보를 저장하는 것에 의존한다.

삼성전자는 두 가지 셀 구조를 공개했는데, 기존 3D 캡 구조(이 문서 후반부에 자세히 설명됨)를 제조할 수 없을 것으로 믿었던 40nm 기술을 위한 TANOS(티타늄, 알루미나, 질화물, 산화물, 실리콘)와 알루미나 산화물을 공개되지 않은 높은 유전율 물질로 대체한 THNOS가 그것이다. 이 높은 유전율 물질은 알루미나 산화물 구조보다 더 긴 데이터 보존 시간을 제공할 것으로 예상되었다.

캡 구조에서 제어 게이트는 확장되어 기존 부동 게이트 셀에서 인접한 부동 게이트 사이의 장벽 역할을 한다.

그 후 5년 동안 많은 소자 설계자들이 이 캡 구조를 점점 더 작은 공정 크기로 밀어내는 방법을 찾아 이 접근법으로 30nm 노드에서 NAND를 성공적으로 생산했다.

전하 트래핑은 여전히 NAND 플래시의 미래 기술로 간주되지만, 평면 셀보다는 수직 구조에 더 고려되고 있다.

NAND가 전하 트래핑 기술이 필요한 이유

[그림 4] 시간이 지남에 따른 공정 축소.

NAND 플래시는 매우 공격적으로 스케일링되어왔다(그림 4). 공정이 진화함에 따라 제어 게이트와 부동 게이트의 접면 폭은 공정 축소 제곱에 비례하여 줄어들고, 부동 게이트 간 간격은 공정 축소에 비례하여 줄어드는 반면, 부동 게이트의 두께는 그대로 유지된다(부동 게이트를 더 얇게 하면 전자 손실에 대한 내성이 줄어든다). 그 결과 인접 부동 게이트 간 결합이 제어 게이트와 부동 게이트 간 결합보다 커져 인접 비트 간 데이터 오류가 발생한다.

공정이 계속 축소되면서 이 문제는 점점 심각해지게 된다. 이러한 이유로 현대 NAND 플래시의 제어 게이트는 부동 게이트를 덮는 구조로 재구성되었다. 캡 구조에서 제어 게이트는 확장되어 기존 부동 게이트 셀에서 인접한 부동 게이트 사이의 장벽 역할을 한다(그림 5 참조). 이를 통해 부동 게이트와 제어 게이트 간 결합은 증가시키고, 인접 부동 게이트 간 결합은 감소시킬 수 있다. 단점은 제어 게이트가 채널에 결합되므로 이를 최소화하기 위한 대책이 필요하다는 것이다.

[그림 5] 인접 부동 게이트 간 용량 결합을 줄이기 위한 캡 셀 구조.

2006년에는 이 장치들이 요구하는 복잡한 3층 ONO 게이트 산화물을 생산하기 어려워 50nm 노드보다 더 작은 공정에서는 기존 부동 게이트 캡 구조를 제조할 수 없을 것으로 여겨졌다.

삼성전자는 2006년 말 2008년까지 40nm 공정 노드에서 이러한 장치를 양산할 것이라고 발표했지만, 이후 5년 동안 많은 소자 설계자들이 캡 구조를 점점 더 작은 공정 크기로 밀어내는 방법을 찾아 20nm 노드까지 이 접근법으로 NAND를 성공적으로 생산했다.

전하 트래핑 접근법은 여전히 20nm 미만 공정을 위한 NAND 플래시의 미래로 여겨지고 있으며, 평면 및 수직 3D 구조 모두에 고려되고 있다.

이 변화가 언제 일어날지

오늘날 SanDisk는 회사가 10-19nm 범위의 두 번째 노드까지 기존 NAND 구조를 계속 사용할 것으로 예상한다고 주장한다. 이는 업계가 10nm에 도달할 때까지 표준 소자 구조가 그대로 유지될 수 있음을 의미하지만, 부동 게이트를 안정적으로 생산하는 과제는 공정이 축소될수록 더 심각해진다.

반면, 반도체 기술 로드맵(ITRS)의 2010년 공정 통합, 소자 및 구조(PIDS) 표에서는 전하 트래핑이 2012년 22nm부터 채택되기 시작하여 2014년 20nm 공정에서 주류로 자리잡을 것으로 보인다.

향후 공정에는 평면 전하 트래핑 셀이 사용될 수 있다. 아직 19nm 미만 공정에 대한 제조업체의 공정은 공개되지 않았다.

수직 구조를 위한 전하 트래핑 층

수직 구조는 더 이상의 수평 스케일링이 불가능해지면 NAND 플래시의 논리적인 다음 단계로 여겨진다. 수직 특징은 옆으로 식각할 수 없기 때문에, 전하 트래핑 층은 수직 NAND 플래시 스트링을 구축하는 매우 흥미로운 방법이 된다.

도시바와 삼성전자는 수직 전하 트래핑 NAND 구조의 프로토타입을 공개했다.

도시바의 BiCS와 삼성의 3D NAND

도시바는 2007년에, 삼성은 2009년에 주어진 실리콘 면적에서 비트 수를 늘리기 위해 수평 대신 수직으로 표준 NAND 플래시 비트 스트링을 구축하는 3D V-NAND 개발을 발표했다.

[그림 6] 수직 NAND 구조.

이의 단면도는 [그림 6]과 같다. 이 그림에서 빨간 부분은 도전성 폴리실리콘, 파란색은 실리콘 이산화물 절연층, 노란색은 질화물 전하 트래핑 층을 나타낸다.

수직 구조(하나만 표시)는 교대로 배열된 유전체와 전하 트래핑 층(파란색과 노란색)이 감싸고 있는 채널을 구현하는 실린더이다. 이러한 소자를 제조하기 위해 먼저 표준 CMOS 논리 소자가 포함된 실리콘 기판 위에 도전성 폴리실리콘과 실리콘 이산화물 유전체 층을 증착한다. 그 후 트렌치를 식각하고 그 벽면에 순서대로 실리콘 이산화물(파란색), 실리콘 질화물(노란색), 다시 실리콘 이산화물(파란색) 층을 증착하여 게이트 유전체, 전하 트랩, 터널 유전체를 형성한다. 마지막으로 도전성 폴리실리콘(빨간색)으로 홀을 채워 채널을 형성한다. 이 구조에서 도전성 폴리실리콘의 교대 층이 제어 게이트 역할을 한다.

이 구조는 전하 트랩 층이 각 제어 게이트 사이에 절연될 필요가 없어 수직 방향으로 식각할 필요가 없다는 점을 활용한다.

내장 메모리에서의 전하 트래핑

전하 트래핑 플래시가 다른 기술에 비해 갖는 장점 중 하나는 표준 로직 공정에 비교적 쉽게 내장될 수 있다는 것이다. 표준 로직 공정은 3개의 고전압 마스크와 3개의 핵심 CTF 마스크를 추가하여 로직 플러스 플래시 공정으로 변환할 수 있으며, 이 6개의 마스크 중 어떤 것도 임계 층(즉, 공정의 가장 최첨단 부분을 사용해야 함)이 아니다. 다른 모든 로직 공정은 직접 공유될 수 있다.

밴드갭 공학화 전하 트래핑 메모리 소자

ITRS PIDS 2013에 따르면 보존 및 소거 딜레마를 해결하기 위해서는 밴드갭 공학화된 전하 트래핑 소자가 필요한 것으로 명시되었다. 그러나 단순한 터널 산화물을 사용하는 SONOS는 NAND 응용에 적합하지 않다 - 일단 전자가 깊은 SiN 트랩 레벨에 포획되면 높은 전기장 하에서도 탈출시키기 어렵다. 소자를 빨리 소거하려면 기판의 홀을 SiN으로 주입하여 전자 전하를 중화시켜야 한다. SiO2의 홀 장벽이 높(4.1 eV)기 때문에 홀 주입 효율이 낮고 충분한 홀 전류를 얻으려면 매우 얇은 터널 산화물(2nm)을 사용해야 한다. 그러나 이런 얇은 터널 산화물은 저장 전자에 의해 생성된 약한 내부 전기장으로 인해 기판에서의 직접 홀 터널링을 막을 수 없어 데이터 보존 성능이 나쁘다(직접 터널링 속도는 장벽 두께의 강한 함수이지만 전기장에는 약하게 의존함).

SONOS의 여러 변형이 제안되었다. 터널 유전체 공학 개념을 사용하여 터널 장벽 특성을 수정해 "가변 두께" 터널 유전체를 만들었다. 예를 들어 단일 산화물을 대신해 3층의 초박막(1-2nm) ONO층을 도입했다(BE-SONOS). 높은 전기장 하에서 상위 두 층의 산화물과 질화물은 Si 가전자대 위에 배치되어 기판의 홀이 아래 얇은 산화물을 쉽게 통과해 위의 두꺼운 SiN 트래핑 층으로 주입된다. 데이터 저장 모드에서는 약한 전기장이 3층을 상쇄하지 않아 SiN의 전자와 기판의 홀이 3층 전체 두께에 의해 차단된다. 이후 BE-SONOS에 고-k(Al2O3) 및 금속 게이트를 추가하여 소거 성능을 향상시킨 BE-MANOS가 등장했다. SiN과 고-k Al2O3 사이에 완충 산화물을 추가해 보존 성능을 개선했다. 현재 양산 3D NAND는 각 업체별로 세부 레시피를 조정한 BE-MANOS와 유사한 구조를 채택하고 있다. 터널 장벽을 위한 밴드갭 공학화 개념은 전하 트래핑 소자에 필수적인 것으로 인정되고 있다.

전하 트래핑 NAND가 GCR 및 FG 간섭 문제를 해결하여 20nm 미만으로의 축소를 약속하지만, 워드라인 절연파괴 및 전자 수 부족과 같은 근본적인 한계를 해결하지는 못한다. 따라서 로드맵 추세상 평면 FG와 3D NAND 사이의 전환 역할을 한다. 전하 트래핑 소자를 3D NAND 구축에 사용하면 더 큰 소자 크기로 인해 전자 수와 워드라인 절연파괴 문제가 자연스럽게 해결된다.

https://www.youtube.com/watch?v=GwWHA11R7yk&pp=ygURQ2hhcmdlIHRyYXAgZmxhc2g%3D

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[ 세미피디아] Threshold voltage란?

전자공학과 학생 — Sat, 13 Apr 2024 20:30:25 +0900

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Threshold voltage - Wikipedia

나노와이어 MOSFET의 전류-전압 특성(왼쪽, 로그 y축 사용)과 약 0.45V 임계 전압에서 연결되는 전도성 반전 채널을 형성하는 전자 밀도의 시뮬레이션(오른쪽)이다. 이 전압 이하에서는 극히 적은 전류가 흐른다.

문턱 전압(Threshold voltage)은 전계 효과 트랜지스터(FET)에서 소스와 드레인 단자 사이에 전도성 경로를 생성하는데 필요한 최소 게이트-소스 전압(VGS)이다. 이는 전력 효율을 유지하는 중요한 스케일링 요인이다.

접합 전계 효과 트랜지스터(JFET)에 대해서는 문턱 전압 대신 _핀치오프 전압(pinch-off voltage)_이라는 용어를 사용한다. 이는 절연 게이트 전계 효과 트랜지스터(IGFET)의 경우 _핀치오프_가 높은 소스-드레인 바이어스 하에서 전류 포화 동작을 이끄는 채널 수축을 의미하지만, 전류가 완전히 차단되지는 않는다는 점에서 혼란을 일으킬 수 있다. _핀치오프_와 달리 _문턱 전압_은 모호하지 않으며 모든 전계 효과 트랜지스터에 동일한 개념을 가리킨다.

https://www.youtube.com/watch?v=7x8BOPh1NBc&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

Basic principles

n채널 증폭 모드 소자에서는 트랜지스터 내부에 도전 채널이 자연스럽게 존재하지 않는다. VGS=0일 때 FET 바디에 첨가된 도핑 이온들이 이동 캐리어가 없는 공핍 영역을 형성한다. 양의 VGS가 바디 내 자유 부유 전자들을 게이트 쪽으로 끌어당긴다. 그러나 도핑 이온을 상쇄하고 도전 채널을 형성하기 위해서는 충분한 전자들이 게이트 근처로 끌려와야 한다. 이 과정을 _반전_이라고 한다. 도전 채널은 FET의 _문턱 전압_에서 소스에서 드레인까지 연결된다. VGS가 더 높아지면 더 많은 전자가 게이트 쪽으로 끌려와 채널이 더 넓어진다.

p채널 "증폭 모드" MOS 트랜지스터의 경우 반대이다. VGS=0일 때 소자가 "OFF"되고 채널은 열려있고 도전성이 없다. p형 "증폭 모드" MOSFET에 음의 게이트 전압을 인가하면 채널의 도전성이 증강되어 "ON"된다.

반면 n채널 감소 모드 소자는 트랜지스터 내부에 도전 채널이 자연스럽게 존재한다. 따라서 이러한 소자를 "켜는" 것과 관련하여 문턱 전압 이라는 용어는 적절하지 않고, 대신 채널이 전자의 원활한 흐름을 허용할 만큼 충분히 넓어지는 전압 레벨을 표현하는 데 사용된다. 이 흐름 용이성 문턱값은 p채널 감소 모드 소자에도 적용되는데, 이 경우 게이트-바디/소스 간 음의 전압이 이동 가능한 양공을 밀어내어 부동 음이온이 노출된 공핍층을 형성한다.

n채널 감소 MOS 트랜지스터에서는 충분한 음의 VGS가 자유 전자로 이루어진 도전 채널을 배제(따라서 그 이름)하여 트랜지스터를 "OFF"시킨다. 마찬가지로 p채널 "감소 모드" MOS 트랜지스터에서는 충분한 양의 게이트-소스 전압이 채널의 자유 홀을 배제시켜 "OFF"시킨다.

넓은 평면 트랜지스터에서 문턱 전압은 드레인-소스 전압(VDS)에 본질적으로 독립적이므로 잘 정의된 특성이지만, 드레인 유도 장벽 저하로 인해 최신 나노미터급 MOSFET에서는 그 정의가 불분명하다.

문턱 전압 아래로 편향된 증폭 모드 nMOSFET의 공핍 영역

문턱 전압 이상으로 편향되어 채널이 형성된 증폭 모드 nMOSFET의 공핍 영역

그림에서 소스(왼쪽)와 드레인(오른쪽)은 고농도로 도핑된(파란색) n-영역을 나타내는 _n+_로 표시된다. 공핍층 도핑은 그 층의 이온이 음전하를 띠고 양공이 매우 적다는 것을 나타내는 _NA-_로 표시된다. (빨간색) 벌크에서는 홀 수 _p = NA_로 벌크가 전하 중성을 이루고 있다.

게이트 전압이 문턱 전압 아래일 때(왼쪽 그림) "증폭 모드" 트랜지스터는 꺼져 있고 이상적으로는 드레인에서 소스로 전류가 흐르지 않는다. 실제로는 문턱 전압 아래에서도 작지만 지수적으로 변하는 누설 전류가 존재한다. 따라서 데이터 시트에서는 측정 가능한 일정 전류량(일반적으로 250μA or 1mA)에 따른 문턱 전압을 명시한다.

게이트 전압이 문턱 전압 이상일 때(오른쪽 그림) "증폭 모드" 트랜지스터는 켜져 있는데, 이는 절연막-실리콘 계면에 많은 전자가 존재하여 저저항 채널이 형성되어 드레인에서 소스로의 전하 흐름이 가능해졌기 때문이다. 문턱 전압을 크게 상회하는 전압에서는 강한 반전 상태라고 한다. 채널은 VD > 0일 때 저항성 채널의 전류 때문에 전압 강하로 인해 채널을 지지하는 절연막 전계가 드레인 쪽으로 갈수록 약해져서 테이퍼 형태를 갖는다.

https://www.youtube.com/watch?v=FRRZV5eHhUk&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

Body effect

_바디 효과_는 바디가 문턱 전압에 영향을 미치기 때문에(소스에 연결되어 있지 않을 때) 소스-벌크 전압, $V_{SB}$의 변화만큼 문턱 전압이 변화하는 것을 말한다. 이는 두 번째 게이트로 생각할 수 있으며, _백 게이트_라고도 부르기 때문에 _백 게이트 효과_라고도 한다.

증폭 모드 nMOS MOSFET의 바디 효과에 의한 문턱 전압은 Shichman–Hodges 모델을 사용하여 계산할 수 있는데, 이 모델은 오래된 공정 노드에 정확하다.

$$ V_{TN} = V_{TO} + \gamma (\sqrt{|V_{SB}+2\phi _F|}-\sqrt{|2\phi _F|}) $$

여기서,

$ V_{TN} $ 는 기판 바이어스가 있을 때의 문턱 전압,

$ V_{SB} $ 는 소스-기판 기판 바이어스,

$ 2\phi_F$ 는 표면 전위,

$ V_{T0}$ 는 기판 바이어스가 0일 때의 문턱 전압,

$ \gamma = (t_{ox} / \varepsilon _{ox})\sqrt{2q\varepsilon {Si}N_A}$ 는 바디 효과 파라미터,

$t_{ox}$ 는 산화막 두께,

$ \varepsilon {ox} $ 는 산화막 유전율,

$ \varepsilon {Si} $ 는 실리콘의 유전율,

$N_A$ 는 도핑 농도,

$q$ 는 기본 전하이다.

https://www.youtube.com/watch?v=WfYI5h9K2KE&pp=ygULYm9keSBlZmZlY3Q%3D

90nm CMOS 공정과 같은 특정 기술 노드에서 문턱 전압은 산화막의 선택과 산화막 두께에 따라 달라진다. 위의 바디 공식을 사용하면, $V_{TN}$ 는 $\gamma $ 와 $t_{ox}$ , 즉 산화막 두께 파라미터에 직접 비례한다.

따라서 산화막이 얇을수록 문턱 전압이 낮아진다. 이는 개선된 것 같지만 비용이 들지 않는 것은 아니다. 산화막이 얇으면 소자의 문턱 전압 아래 누설 전류가 증가하기 때문이다. 결과적으로 90nm 게이트 산화막 두께 설계 사양은 누설 전류를 제어하기 위해 1nm로 설정되었다. 이러한 터널링을 Fowler-Nordheim 터널링이라고 한다.

$$ I{fn} = C_1WL(E_{ox})^2e^{-{\frac{E_0}{E_{ox}}}} $$

여기서

$C_1$ 과 $E_0$ 은 상수이고,

$E_{ox}$ 는 게이트 산화막 내의 전계이다.

90nm 이하로 설계 크기를 줄이기 전에는 산화막 두께 생성을 위한 이중 산화막 접근 방식이 일반적인 솔루션이었다. 90nm 공정 기술에서는 경우에 따라 삼중 산화막 접근 방식이 채택되었다. 대부분의 트랜지스터에는 하나의 표준 얇은 산화막이 사용되며, I/O 드라이버 셀에는 다른 것이, 메모리 및 패스 트랜지스터 셀에는 세 번째 것이 사용된다. 이런 차이는 CMOS 기술의 문턱 전압에 대한 산화막 두께 특성에 기반한다.

산화막 두께가 문턱 전압에 영향을 미치는 것과 같이, 온도 또한 CMOS 소자의 문턱 전압에 영향을 미친다. 바디 효과 부분의 방정식 일부를 확장하면 다음과 같다.

$$ \phi _F = \frac{kT}{q}\ln{\frac{N_A}{n_i}} $$

여기서

$ \phi _F $ 는 접촉 전위의 절반,

$k$ 는 볼츠만 상수,

$T$ 는 온도,

$q$ 는 기본 전하,

$N_A$ 는 도핑 파라미터,

$n_i$ 는 기판의 고유 도핑 파라미터이다.

https://www.youtube.com/watch?v=1ZvBmT044UQ&pp=ygURVGhyZXNob2xkIHZvbHRhZ2U%3D

표면 전위가 온도와 직접적인 관계가 있음을 알 수 있다. 위에서 보듯이 문턱 전압은 직접적인 관계가 없지만 그 영향으로부터 독립적이지도 않다. 이 변동은 일반적으로 도핑 레벨에 따라 -4 mV/K에서 -2 mV/K 사이이다. 30°C의 변화에 따라 90nm 기술 노드에서 일반적으로 사용되는 500mV 설계 파라미터에서 상당한 변동이 발생한다.

무작위 도핑 변동(RDF, Random dopant fluctuation)은 주입된 불순물 농도의 변화에 따른 공정 변동의 일종이다. MOSFET 트랜지스터에서 채널 영역의 RDF는 트랜지스터의 특성, 특히 문턱 전압을 변화시킬 수 있다. 최신 공정 기술에서 RDF의 영향은 더 크다. 그 이유는 총 도핑 수가 더 적기 때문이다.

동일한 제조 공정을 거치는 소자 간 문턱 전압 변동을 야기하는 도핑 변동을 억제하기 위한 연구가 진행 중이다.

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[ 세미피디아] 칩렛, 멀티칩 모듈이란?

전자공학과 학생 — Sat, 13 Apr 2024 19:42:52 +0900

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Chiplet

https://www.youtube.com/watch?v=-x9nGo0Ge70&pp=ygUZY2hpcGxldCBtdWx0aSBjaGlwIG1vZHVsZQ%3D%3D

칩렛(Chiplet)이란?

Chiplet - Wikipedia

칩렛(Chiplet)은 잘 정의된 기능의 하위 집합을 포함하는 작은 집적 회로(IC)이다. 단일 패키지의 중간층에 다른 칩렛들과 결합되도록 설계된다. 일련의 칩렛들은 "레고 조립" 방식의 혼합 및 매치 방식으로 구현될 수 있다. 이는 전통적인 시스템온칩(SoC)보다 다음과 같은 여러 가지 장점을 제공한다.

재사용 가능한 IP(지적 재산권): 동일한 칩렛을 다양한 장치에 사용할 수 있다.

이기종 집적: 칩렛들은 각자의 특정 기능에 최적화된 다양한 공정, 재료, 노드로 제작될 수 있다.

Known good die: 조립 전에 칩렛들을 테스트할 수 있어 최종 장치의 수율을 높일 수 있다.

단일 집적 회로에서 협력하는 여러 칩렛은 멀티칩 모듈, 하이브리드 IC, 2.5D IC, 또는 첨단 패키지로 불릴 수 있다.

칩렛들은 UCIe, 와이어 다발(BoW), AIB, OpenHBI, OIF XSR 등의 표준으로 연결될 수 있다. 동일한 회사가 설계하지 않은 칩렛들은 상호운용성을 염두에 두고 설계해야 하는 어려운 과제가 있다.

이 용어는 2006년 버클리 캘리포니아 대학 교수 John Wawrzynek가 에너지 부 RAMP 프로젝트(다중 프로세서 연구 가속기)의 일환으로 고안했으며, RISC-V 아키텍처도 같은 맥락에서 개발되었다.

일반적인 사례로는 Intel Meteor Lake, AMD Ryzen(Zen 2 이후 아키텍처 기반), NVIDIA H100 등이 있다.

https://www.youtube.com/watch?v=ss8eCAVZ7Hg&pp=ygUZY2hpcGxldCBtdWx0aSBjaGlwIG1vZHVsZQ%3D%3D

Multi-chip module

Multi-chip module - Wikipedia

세라믹 멀티칩 모듈로, 중앙에 네 개의 POWER5 프로세서 다이와 주변에 네 개의 36MB L3 캐시 다이가 포함되어 있음

멀티칩 모듈(MCM)은 일반적으로 다수의 도체 단자 또는 "핀"이 있는 패키지와 같은 전자 조립품으로, 여러 개의 집적 회로(IC 또는 "칩"), 반도체 다이 및/또는 다른 이산 소자가 일반적으로 단일 기판 위에 통합되어 있어 큰 IC인 것처럼 사용할 수 있다. MCM 패키징에 대한 다른 용어로는 "이기종 집적" 또는 "하이브리드 집적 회로"가 있다. MCM 패키징을 사용하는 장점은 제조업체가 모듈성을 위해 여러 개의 구성 요소를 사용하거나 기존 단일 IC 방식보다 수율을 높일 수 있다는 것이다.

플립 칩 멀티칩 모듈(FCMCM)은 플립 칩 기술을 사용하는 멀티칩 모듈이다. FCMCM에는 하나의 큰 다이와 여러 개의 작은 다이가 모두 동일한 모듈에 탑재될 수 있다.

https://www.youtube.com/watch?v=NkknclAeUZ8&pp=ygUZY2hpcGxldCBtdWx0aSBjaGlwIG1vZHVsZQ%3D%3D

Overview

멀티칩 모듈은 설계자들의 복잡성과 개발 철학에 따라 다양한 형태로 존재한다. 기존 칩 패키지의 패키지 풋프린트를 모방하기 위해 작은 인쇄 회로 기판(PCB) 위에 사전 포장된 IC를 사용하는 것부터 고밀도 상호 연결(HDI) 기판에 많은 칩 다이를 통합하는 완전 맞춤형 칩 패키지에 이르기까지 다양하다. 최종 조립된 MCM 기판은 다음과 같은 방식 중 하나로 구현될 수 있다.

기판은 AMD의 Zen 2 프로세서에 사용된 것과 같은 다층 적층 인쇄 회로 기판(PCB)이다.
기판은 저온 동시 소성 세라믹과 같은 세라믹으로 구축된다.
IC는 박막 기술을 사용하여 기본 기판 위에 증착된다.
MCM 패키지를 구성하는 IC는 다음과 같다.
CPU와 같은 컴퓨터 구성 요소의 대부분, 또는 전체 기능을 수행할 수 있는 IC. 이에 대한 예로 IBM POWER5와 Intel Core 2 Quad가 있다.
컴퓨터 구성 요소의 일부 기능만 수행하거나 "지적 재산 블록"("IP 블록")인 IC. 이들을 칩렛이라고 한다. AMD의 Zen 2 기반 프로세서의 처리 IC와 I/O IC가 그 예이다.

중간층(interposer)이 IC들을 연결한다. 이는 일반적으로 유기(탄소 포함 적층 회로 기판) 또는 실리콘(High Bandwidth Memory와 같이)으로 만들어진다. 각각 장단점이 있다. 별도의 패키지에 있는 여러 개의 단일 IC 대신 중간층을 통해 여러 IC를 연결하면 IC 간 신호 전송에 필요한 전력이 줄어들고, 전송 채널 수가 늘어나며, 저항-커패시턴스(RC) 지연도 감소한다. 그러나 칩렛 간 통신은 단일 IC 내 구성 요소 간 통신보다 전력 소비가 더 많고 지연 시간도 길다.

Chip stack MCMs

Wireless NoC on  3D integrated circuit

MCM 기술의 새로운 발전으로 "칩-스택" 패키지라 불리는 것이 등장했다. 특정 IC, 특히 메모리는 시스템에서 여러 번 사용될 때 매우 유사하거나 동일한 핀 배열을 가진다. 세심하게 설계된 기판을 통해 이러한 다이들을 수직 구성으로 쌓을 수 있어 결과적인 MCM의 크기가 훨씬 작아질 수 있다(다만 칩이 두껍거나 높아지는 단점이 있다). 소형 전자 기기 설계에서 면적이 더 중요한 경우가 많아 칩-스택은 휴대폰, 개인 디지털 보조기(PDA) 등 많은 응용 분야에서 매력적인 옵션이다. 3D 집적 회로와 박막 공정을 사용하면 10개의 다이를 쌓아 고용량 SD 메모리 카드를 만들 수 있다. 이 기술은 High Bandwidth Memory에도 사용될 수 있다.

칩 스택의 데이터 전송 성능을 높이는 방법은 무선 NoC(Wireless Networks on Chip, WiNoC)를 사용하는 것이다.

https://www.youtube.com/watch?v=9iLFO-ZnguE&pp=ygUZY2hpcGxldCBtdWx0aSBjaGlwIG1vZHVsZQ%3D%3D

Examples of multi-chip packages

IBM 버블 메모리 MCM(1970년대)
IBM 3081 메인프레임의 열전도 모듈(1980년대)
초전도 멀티칩 모듈(1990년대)
Intel Pentium Pro, Pentium II OverDrive, Pentium D Presler, Xeon Dempsey, Clovertown, Harpertown 및 Tigerton, Core 2 Quad(Kentsfield, Penryn-QC 및 Yorkfield), Clarkdale, Arrandale, Kaby Lake-G, Crystalwell 모델(GT3e 또는 GT4e 그래픽 포함)
SD 카드, 마이크로 SD 카드 및 Sony 메모리 스틱
eMMC 및 eUFS
Xenos, Xbox 360용 ATI Technologies의 GPU, eDRAM 포함
IBM POWER2, POWER4, POWER5, POWER7, POWER8 및 Power10
IBM z196
Nintendo Wii U Espresso(마이크로프로세서)는 CPU, GPU, 온보드 VRAM(GPU에 통합)이 하나의 MCM에 있다.
VIA Nano QuadCore
Micron의 PoP 메모리에 결합된 플래시와 RAM
삼성 MCP 솔루션, 모바일 DRAM과 NAND 저장장치 결합
AMD Ryzen Threadripper 및 Epyc CPU(Zen 또는 Zen+ 아키텍처 기반)는 2개 또는 4개 칩의 MCM이다(Ryzen은 MCM이 아니라 단일 칩)
AMD Ryzen, Ryzen Threadripper 및 Epyc CPU(Zen 2 또는 Zen 3 아키텍처 기반)는 CPU 코어를 가진 1개, 2개, 4개 또는 8개 칩과 더 큰 I/O 칩의 MCM이다.
AMD Instinct MI 시리즈 GPU(CDNA 2 아키텍처 기반)는 1개 또는 2개의 그래픽 컴퓨팅 다이(GCD) 칩 MCM이다.
AMD Radeon RX 7000 시리즈 GPU(RDNA 3 아키텍처 기반)는 1개의 GCD와 최대 6개의 메모리 캐시 다이(MCD) 칩 MCM이다.
Intel Xe Ponte Vecchio GPU
Intel Meteor Lake CPU
High Bandwidth Memory를 탑재한 기타 프로세서
Apple M 시리즈(CPU와 메모리)

https://www.youtube.com/watch?v=5uuRduTpl4Q&pp=ygUZY2hpcGxldCBtdWx0aSBjaGlwIG1vZHVsZQ%3D%3D

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[ 세미피디아] Through-silicon via, TSV란?

전자공학과 학생 — Sat, 13 Apr 2024 19:37:50 +0900

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Through-silicon via

https://www.youtube.com/watch?v=s5IBdqM07P8&pp=ygUTVGhyb3VnaC1zaWxpY29uIHZpYQ%3D%3D

Through-silicon via - Wikipedia

전자 공학에서 실리콘 관통 비아(TSV, through-silicon via) 또는 칩 관통 비아는 실리콘 웨이퍼 또는 다이를 완전히 관통하는 수직 전기 연결(비아)이다. TSV는 와이어 본드와 플립 칩을 대체하는 고성능 상호 연결 기술로 사용되어 3D 패키지와 3D 집적 회로를 만드는데 활용된다. 패키지-온-패키지와 같은 대안에 비해 상호 연결 및 장치 밀도가 크게 높아지고 연결 길이도 짧아진다.

스택형 DRAM 다이스에서 사용되는 TSVs는 High Bandwidth Memory (HBM) 인터페이스와 결합된

Classification

제조 공정에 따라 세 가지 유형의 TSV가 존재한다. via-first TSV는 개별 구성 요소(트랜지스터, 커패시터, 저항기 등)가 패턴화되기 전에 제작되며, via-middle TSV는 개별 구성 요소가 패턴화된 후 금속 층(후면 공정)이 형성되기 전에 제작되고, via-last TSV는 후면 공정 중 또는 후에 제작된다. 중간 비아 TSV는 현재 고급 3D IC 및 중간층 스택에 널리 사용되고 있다.

전면 공정(FEOL) 단계의 TSV는 EDA와 제조 단계에서 주의 깊게 고려되어야 한다. 그 이유는 TSV가 FEOL 층에 열역학적 응력을 유발하여 트랜지스터 특성에 영향을 미치기 때문이다.

Visualizing via-first, via-middle and via-last TSVs

CMOS 이미지 센서(CIS)는 대량 생산에서 TSV를 도입한 최초의 응용 분야이다. 초기 CIS 응용에서는 TSV가 이미지 센서 웨이퍼의 후면에 형성되어 상호 연결부를 만들고 와이어 본드를 없애며 폼 팩터를 줄이고 고밀도 상호 연결을 가능하게 했다. 칩 적층은 후면 조명 CIS의 등장과 함께 시작되었는데, 렌즈, 회로, 포토다이오드의 순서를 전면 조명과 반대로 뒤집는 것으로 이루어졌다. 이를 위해 포토다이오드 웨이퍼를 뒤집고 후면을 얇게 만든 뒤 직접 산화 본딩으로 판독 층 위에 붙였고, 주변부에 TSV를 사용했다.

3D 패키지(시스템 인 패키지, 칩 스택 MCM 등)는 두 개 이상의 칩(집적 회로)을 수직으로 쌓아 공간을 적게 차지하고/또는 더 많은 연결성을 가지게 한다. IBM의 실리콘 캐리어 패키징 기술에서 찾을 수 있는 다른 유형의 3D 패키지에서는 칩이 적층되지 않고 TSV가 포함된 캐리어 기판을 사용하여 여러 IC를 패키지에 연결한다. 대부분의 3D 패키지에서 적층된 칩은 가장자리를 따라 연결되는데, 이 가장자리 배선은 패키지의 길이와 너비를 약간 증가시키고 보통 칩 사이에 추가 "중간층"이 필요하다. 일부 새로운 3D 패키지에서는 TSV가 가장자리 배선을 대체하여 칩 본체를 통해 수직 연결을 만든다. 그 결과 패키지 길이나 너비가 늘어나지 않으며 중간층도 필요하지 않아 더 납작해질 수 있다. 이 TSV 기술은 때로 TSS(Through-Silicon Stacking 또는 Thru-Silicon Stacking)라고도 불린다.

https://www.youtube.com/watch?v=QxrpjCDkAmk&pp=ygUTVGhyb3VnaC1zaWxpY29uIHZpYQ%3D%3D

Applications

Image sensors

3D packages

3D integrated circuits

3D 집적 회로(3D IC)는 실리콘 웨이퍼 및/또는 다이를 수직으로 쌓아 상호 연결하여 단일 장치로 작동하게 만든 단일 집적 회로이다. TSV 기술을 사용하여 3D IC는 작은 "영역"에 많은 기능을 집약할 수 있다. 적층된 다양한 장치들은 CMOS 논리, DRAM, III-V 소재 등 이질적인 것일 수 있다. 또한 장치를 통한 핵심 전기 경로를 크게 단축할 수 있어 더 빠른 작동이 가능하다. 와이드 I/O 3D DRAM 메모리 표준(JEDEC JESD229)에도 TSV가 포함되어 있다.

https://www.youtube.com/watch?v=vTfGHkdp8i0&pp=ygUTVGhyb3VnaC1zaWxpY29uIHZpYQ%3D%3D

History

TSV 개념의 기원은 1958년에 출원되어 1962년에 등록된 윌리엄 쇼클리의 특허 "Semiconductive Wafer and Method of Making the Same"로 거슬러 올라간다. 이후 IBM 연구원들인 멀린 스미스와 이매뉴얼 스턴이 1964년에 출원하고 1967년에 등록된 특허 "Methods of Making Thru-Connections in Semiconductor Wafers"에서 실리콘 관통 홀 제작 방법을 더 발전시켰다. TSV는 처음에 3D 집적을 위해 설계된 것이 아니었지만, 1980년대에 들어 TSV 기반의 최초 3D 칩이 발명되었다.

1980년대 일본에서 TSV 공정으로 제작된 최초의 3D 집적 회로(3D IC) 적층 칩이 발명되었다. 히타치가 1983년, 후지쯔가 1984년에 일본 특허를 출원했고, 1986년 후지쯔는 TSV를 사용한 적층 칩 구조에 대한 일본 특허를 출원했다. 1989년 도호쿠 대학의 코요나기 미쓰마사 교수는 TSV와 웨이퍼 본딩 기술을 사용해 3D LSI 칩을 제작했다. 1999년 일본의 차세대 전자 기술 연구조합(ASET)이 TSV 기술을 이용한 3D IC 칩 개발을 지원하기 시작했고, 도호쿠 대학 코요나기 연구팀은 1999년부터 TSV 기술로 다양한 적층 칩을 제작했다.

2000년대에 들어 전자 산업계의 TSV 기술에 대한 관심이 크게 높아졌다. 2004년 국제 반도체 기술 로드맵(ITRS)에서 TSV 기술의 3D IC 응용 잠재력이 강조되었고, 이는 산업 전반의 TSV 기반 3D IC와 3D 패키지 개발 활동을 촉발시켰다. IBM, 삼성전자, GlobalFoundries, Intel, Micron, SK하이닉스, TSMC 등 주요 반도체 제조업체들이 TSV 기술 개발과 연구 결과를 활발히 발표했다.

2000년대 초반부터 TSV 기술은 다양한 상용 제품 개발을 가능하게 했다. 여기에는 3D 이미지 센서, 3D DRAM, 3D 논리/메모리 적층 칩, 중간층 기반 SiP(시스템 인 패키지) 제품 등이 포함된다. 주요 상업적 동인은 모바일폰 카메라 모듈, 고성능 컴퓨팅을 위한 고대역폭 메모리, 그리고 작은 영역에서의 이질적 기능 통합 등이었다. 지난 10년간 TSV 기술은 진화하며 널리 채택되어 왔고, 업계 주도로 많은 투자와 돌파구가 보고되었다.

현재 TSV 기술은 첨단 3D IC와 3D 패키징 솔루션을 가능하게 하는 핵심 기술이며, 향후 반도체 소자의 지속적인 스케일링과 집적에 점점 더 중요한 역할을 할 것으로 예상된다.

도호쿠 대학 코요나기 연구팀은 TSV 기술로 1999년 3층 적층 이미지 센서 칩, 2000년 3층 메모리 칩, 2001년 3층 인공 망막 칩, 2002년 3층 마이크로프로세서, 2005년 10층 메모리 칩을 제작했다.

1997년 프라운호퍼-지멘스 연구팀은 ICV(inter-chip via) 방식을 개발했는데, 이는 TSV 공정의 변형으로 나중에 SLID(solid liquid inter-diffusion) 기술로 불리게 되었다.

https://www.youtube.com/watch?v=aCOyq4YzBtY&pp=ygUTVGhyb3VnaC1zaWxpY29uIHZpYQ%3D%3D

"through-silicon via"(TSV)라는 용어는 Tru-Si Technologies의 연구진 Sergey Savastiouk, O. Siniaguine, E. Korczynski가 2000년에 3D 웨이퍼 레벨 패키징(WLP) 솔루션을 위한 TSV 방식을 제안하면서 만들어졌다.

도시바, 아프티나, STMicroelectronics 등이 2007-2008년 사이 TSV를 활용한 CMOS 이미지 센서를 상용화했고, 도시바는 자사 기술을 "Through Chip Via"(TCV)로 명명했다. 엘피다 메모리는 2009년 9월 4개의 DDR3 SDRAM 다이로 쌓은 최초의 8GB DRAM 칩을 개발했고 2011년 6월 출시했다. TSMC는 2010년 1월 TSV 기술을 이용한 3D IC 생산 계획을 발표했다. 2011년 SK하이닉스는 TSV 기술을 사용한 16GB DDR3 SDRAM(40nm급)을, 삼성전자는 TSV 기반 32GB DDR3(30nm급)을 발표했으며 삼성과 마이크론은 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다. SK하이닉스는 2013년 TSV 기술 기반의 최초 하이브리드 메모리(HBM) 칩을 제조했다.

중간 비아(via middle) 기술은 Eric Beyne가 주도한 imec에 의해 개발되었는데, 비용과 상호 연결 밀도 측면에서 최적의 절충안을 제공했다. 이 연구는 퀄컴, 나중에는 엔비디아, 자일링스, 알터라의 지원을 받았는데, 이들은 칩 내 메모리를 늘리되 스케일링이 아닌 적층 방식으로 Intel을 능가하고자 했다.

https://www.youtube.com/watch?v=KSazZVHfP8U&pp=ygUTVGhyb3VnaC1zaWxpY29uIHZpYQ%3D%3D

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0411 IDEC 강의 반도체 소자 (2) - MOS Charge Control

전자공학과 학생 — Thu, 11 Apr 2024 16:46:49 +0900

https://www.idec.or.kr/edu/apply/view/?&type=list&no=1953

metal oxide silicon

P type 실리콘

work function - fermi level 까지의 깊이

p타입 반도체인데 밴드가 휘므로 홀이 deplete되어있는 상태가 됨

+전압을 가하면 밴드가 더 휘어짐

표면에 electron이 생성 - inversion된 electron channel에 의해 전류적인 동작이 가능해짐

아래 방향으로 휘던 애가 위로 휘게 됨

그 사이에서는 band가 flat한 구간이 나올것이다

그때의 전압을 flat band voltage라고 한다

표면을 보면 valence band edge에서 홀들이 많이 차는 것을 확인가능

surface accumulation이라고 함

(b) 그림 - charge 의 분포

그림 8.5

E와 potential은 극성이 반대

여전히 홀이 deplete됨 - 남아있는 차지들은 minus charge

차지의 분포의 모양은 (b)처럼됨

폭 xd

Surface inversion

한번 적분하면 electric field

Permittivity의 차이 때문에 gap이 생김

기울기가 높다

charge의 양은 적지만 넓게 분포

적분하면 C처럼 됨

한번더 적분하면 (d) 그래프의 potential이 됨

연속적인 함수의 모양이 된다

우리의 관심은 inversion보다는 전압 인가에 따른 channel 형성이다

ps * ns = ni^2

절대값 = 극성에는 신경 안쓴다는 의미

n layer를 통해 Vc 별도의 가상 전압을 붙여서

surface invesion layer의 또다른 전압 컨트롤이 되게 만듬

Vc가 Vb보다 크면 역방향 전압이 걸림 - depletion 이 넓어짐

equibrium 상태에서는 전압이 조금 필요했는데

Vc때문에 더많은 전압이 필요 - nonequibrium

surface inversion을 유지하기 위해 더 큰 전압

맞닿아있는 oxide의 permittiviaty * electric field = Es * Epsilon s0

0411 IDEC 강의 반도체 소자 (1) - pn Junction 동작 이론

전자공학과 학생 — Thu, 11 Apr 2024 16:11:37 +0900

https://www.idec.or.kr/edu/apply/view/?&type=list&no=1953

가해진 전압이 low level injection

n_p0는 p타입지역에 있는 전자 = 아래 그림의 -xp쪽 전자

n_n0는 n타입의 electron 농도 = Nd로 표시

p_p0는 p타입쪽의 홀

n지역에 있는 홀의 농도가 시간에 따라 얼마나 변화하는지 round pn / round t

n쪽 홀의 농도의 분포

x가 클수록 홀은 점점 줄어든다

B exp 항은 별 의미가 없다

A exp항이 의미있음

diffusion length에 비해 길거나 짧을 때

Long base , Short base

recombination이 되기 전에 이미 diffuse된다

lifetime이 무한히 늘어난다

diffusion에 의해서 흐르는 건 아니고

space charge region에서도 흐르므로 이에 대해서 알아보자.

p = n = ni exp일때 maximum이 된다.

1에 비해 훨씬 크다고 보면

간단하게 정리 가능

forward bias가 걸릴 때

Jr은 큰 고려대상이 아니다

(1) n지역에서 forward bias가 걸렸을때 p지역으로부터 들어오는 홀이다 - 제일 중요

(2) 마이너리티 홀이 디퓨전되어 들어오면서 전자와 만나 리콤바인

(3) p지역에도 minory carrier인 electron이 들어옴

12345 시간 순서

y축 홀 농도의 분포

charge들이 점점 축적됨

시간에 따른 전압을 보면 어느정도까지는 증가하다가 (0.7V까지) 일정하게 유지

홀의 원천을 끊어버리면 역 바이어스

점점 홀을 recombine하면서 줄게 됨

4번까지는 역방향 전류는 거의 외부 회로에 의해 일정하게 흐름

1번 공정 아이디어 impurity를 주입해서 lifetime을 줄일 수 있음 -> 다른 소자들의 품질에 영향을 주므로 권고되지 않는다

2번 설계 아이디어 전류를 줄이는 방법 - schottky 다이오드를 옆에 연결

pn다이오드로 들어가는 전류의 양이 제한될 것이다

[ 세미피디아] EUV란? (Extreme ultraviolet lithography)

전자공학과 학생 — Thu, 11 Apr 2024 10:07:12 +0900

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EUV란?

https://www.epnc.co.kr/news/articleView.html?idxno=215246

https://en.wikipedia.org/wiki/Extreme_ultraviolet_lithography

https://www.youtube.com/watch?v=wI6nCmG-PpI&pp=ygUQd2hhdCBpcyBldXYgYXNtbA%3D%3D

극자외선 리소그래피(EUVL, 또는 EUV라고도 알려지고 있다)는 반도체 산업에서 집적회로(IC)를 제조하는 데 사용되는 최첨단 기술이다. 이는 극자외선(EUV) 광선을 사용하여 실리콘 웨이퍼 위에 복잡한 패턴을 만드는 일종의 광리소그래피 기술이다.

2023년 현재, ASML 홀딩스가 5나노미터(nm) 및 3나노미터 공정을 대상으로 하는 EUV 시스템을 생산하고 판매하는 유일한 회사이다.

EUVL에 사용되는 EUV 파장은 약 13.5나노미터(nm)이다. 이는 레이저로 펄스된 주석(Sn) 액적 플라즈마(Sn IX에서 Sn XIV까지의 이온 상태의 Sn 이온이 4p64dn - 4p54dn+1 + 4dn-14f 이온 상태 천이에서 약 13.5nm 근처의 광자 방출 스펙트럼 피크를 나타내)를 사용하여 생성된다. 반사형 포토마스크를 사용하여 감광제로 덮인 기판을 노출시켜 패턴을 만들어내고 있다.

2019년 국제전자소자회의(IEDM)에서 TSMC는 자사의 5나노미터 공정에서 콘택, 비아, 금속선, 절단 레이어에 EUV를 사용한다고 발표했다. 이때 절단은 핀, 게이트 또는 금속선에 적용될 수 있다고 하였다.

2020년 IEDM에서 TSMC는 5나노미터 공정의 최소 금속 피치를 7나노미터 공정의 40nm에서 30% 줄어든 약 28nm로 보고했다.

삼성의 5나노미터 공정은 7나노미터 공정과 동일한 설계 규칙을 사용하며, 최소 금속 피치는 36nm이다.

EUV 다층 및 흡수체는 이미징 라인을 위한 마스크 패턴을 구성합니다. 마스크 패턴에서 반사된 EUV 방사선은 레지스트와 기판에서 흡수되어 광전자와 2차 전자를 생성합니다. 이 전자들은 레지스트 내의 화학 반응의 범위를 증가시킵니다. 무작위적인 성질의 2차 전자 패턴이 광학 이미지에 중첩됩니다. 원치 않는 2차 전자 노출은 해상도 손실, 관찰 가능한 라인 가장자리 거칠기 및 선폭 변화를 초래합니다.

https://www.sedaily.com/NewsView/22Q3Y8MPN7

[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?<1>

산업 > 기업 뉴스: 지난달 팻 겔싱어 인텔 CEO는 '인텔이 돌아왔다'는 말과 함께 새로운 반도체 기술 로드맵을 발표했다. 이때 사람들의 ...

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https://www.sedaily.com/NewsView/22Q3YO7BB4

[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?<2>

산업 > 기업 뉴스: #앞선 ‘[강해령의 하이엔드 테크] 인텔 ‘회심의 일격’, High-NA EUV는 무엇일까?’ 1부 기사에서는 High-NA EUV 장비에서 렌...

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역사

1960년대에는 가시광선이 집적 회로 생산에 사용되었으며, 파장은 435nm(수은 "g 선")까지 작아졌다.

이후 자외선(UV) 광선이 사용되었는데, 먼저 365nm(수은 "i 선") 파장이 사용되었고, 이후 엑시머 파장이 사용되었다. 먼저 248nm(크립톤 불화 레이저)가 사용되었고, 그 다음 193nm(아르곤 불화 레이저)가 사용되었는데, 이를 딥 UV라고 불렀다.

다음 단계는 더 작은 파장을 사용하는 것으로, 이를 극자외선 또는 EUV라고 불렀다. EUV 기술은 많은 이들에 의해 불가능한 것으로 여겨졌다.

EUV 광선은 유리와 공기에 의해 흡수되기 때문에, 이전과 같이 렌즈를 사용하여 광선을 집속할 수 없었다. 대신 진공 상태에서 거울을 사용해야 했다. EUV의 안정적인 생산 또한 문제였다. 그 결과 스테퍼 선두 업체인 캐논과 니콘이 개발을 중단했고, 일부는 무어의 법칙의 종말을 예측했다.

1991년, 벨 연구소 과학자들은 13.8nm 파장을 사용한 소프트 X선 투영 리소그래피 가능성을 보여주는 논문을 발표했다.

EUV 리소그래피의 과제를 해결하기 위해, 1990년대에 로렌스 리버모어 국립연구소, 로렌스 버클리 국립연구소, 샌디아 국립연구소의 연구원들이 기초연구를 수행하도록 지원을 받았다. 이 성공적인 노력의 결과는 공공-민간 파트너십인 협력 연구개발 협약(CRADA)을 통해 공개되었다. 발명과 권리는 전부 미국 정부가 소유했지만, 에너지부와 의회의 승인 하에 라이선스가 부여되고 배포되었다.

당시 업계 선두주자였던 인텔, 캐논, 니콘은 물론 네덜란드의 ASML과 실리콘밸리 그룹(SVG)도 라이선스를 모색했다. 의회는 일본 기업에게 필요한 허가를 거부했는데, 이들이 당시 기술적 경쟁자로 인식되었고, 미국 기업의 이익을 해칠 수 있다고 판단했기 때문이다. 2001년 SVG가 ASML에 인수되면서, ASML이 이 핵심 기술의 유일한 수혜자가 되었다.

2018년까지 ASML은 수십 년간의 연구개발 끝에 EUV-LLC의 지적재산권을 활용하는데 성공했다. 여기에는 유럽 자금으로 지원된 EUCLIDES(Extreme UV Concept Lithography Development System) 프로젝트와, 오랜 파트너인 독일 광학 제조업체 ZEISS, 그리고 Oxford Instruments의 시너트론 광원 공급이 포함되었다. 이에 MIT 기술리뷰는 ASML을 '무어의 법칙을 구한 기계'라고 명명했다. 2006년 첫 프로토타입은 23시간만에 웨이퍼 1장을 생산했지만, 2022년 현재에는 최대 시간당 200장의 웨이퍼를 생산할 수 있다. 이 스캐너는 ZEISS의 광학을 사용하는데, 이 회사는 이를 '세계에서 가장 정밀한 거울'이라고 부른다. 이 거울은 불완전성을 찾아내고 이온빔 연마 기술 등을 사용하여 개별 분자를 제거하는 방식으로 제작된다.

이로 인해 규모가 작았던 ASML이 세계 최대의 스캐너 생산업체이자 이 첨단 기술의 독점자가 되었다. 이에 따라 ASML의 2021년 매출은 186억 유로를 기록하며, 라이선스 접근이 거부되었던 경쟁업체인 캐논과 니콘을 압도했다. 이 기술이 여러 분야의 발전에 핵심적이기 때문에, 미국 라이선스 발급자는 네덜란드 당국에 이 기계를 중국에 판매하지 말도록 압박했다. ASML은 네덜란드 수출통제 지침을 따르고 있으며, 추후 통지가 있기 전까지 중국에 이 기계를 배송할 권한이 없다.

https://www.youtube.com/watch?v=RI3lCUEzSvE&pp=ygULd2hhdCBpcyBldXY%3D

마스크

EUV 포토마스크는 반사광을 통해 작동한다. 이는 몰리브덴과 실리콘을 교대로 적층하여 달성한다. 이는 기존의 포토마스크가 석영 기판 위 단일 크롬 층으로 빛을 차단하는 것과 대조된다. EUV 마스크는 40-50개의 실리콘과 몰리브덴 교대 층으로 구성되어 있다. 이 다층막이 브래그 회절을 통해 극자외선 광선을 반사시킨다. 반사율은 입사각과 파장의 강한 함수이며, 장파장은 수직 입사에 가까이서, 단파장은 수직에서 벗어나 더 많이 반사된다. 패턴은 다층막 위의 탄탈륨 기반 흡수층에 정의된다. 이 다층막은 얇은 루테늄 보호층으로 보호될 수 있다.

공백 포토마스크는 주로 AGC Inc.와 Hoya Corporation에 의해 제작된다. 다층막 증착에는 베코가 주로 제작한 이온빔 증착 장비가 사용된다. 공백 포토마스크는 감광제로 덮인 뒤, 오븐에서 경화되고 전자빔을 이용한 무마스크 리소그래피로 레이저광에 노출된다. 노출된 감광제는 제거되고, 보호되지 않은 부분이 에칭된다. 남은 감광제는 제거된다. 마스크는 이후 검사되고, 전자빔으로 수리된다. 에칭은 보호층 부분에만 수행되어야 하므로, 루테늄과 다층막을 구분할 필요가 있다. 이를 에칭 선택성이라 하며, 기존 포토마스크의 단일 핵심층 에칭과 다르다.

https://www.youtube.com/watch?v=Jv40Viz-KTc&pp=ygULd2hhdCBpcyBldXY%3D

도구

EUV 리소그래피 도구, 로렌스 리버모어 국립연구소

EUV 도구(EUV 포토리소그래피 장비)는 레이저 구동 주석(Sn) 플라즈마 광원, 다층 미러로 구성된 반사 광학계, 수소 가스 환경 내에 포함되어 있다. 수소는 EUV 집광경(Sn 플라즈마에서 넓은 각도(~2π sr)로 방출되는 EUV를 최초로 집광하는 거울)에서 Sn 퇴적을 방지하는 데 사용된다. 구체적으로, EUV 발생 챔버 내 수소 완충 가스는 EUV 집광경을 향해 이동하는 Sn 이온과 Sn 잔해를 감속시키거나 밀어내어, Sn(고체) + 4H(기체) = SnH4(기체) 반응을 통해 집광경 표면의 Sn 퇴적을 제거한다.

EUV 리소그래피는 딥 UV 리소그래피와 크게 다르다. 모든 물질이 EUV 방사선을 흡수하기 때문에, EUV 리소그래피에는 진공이 필요하다. 포토마스크를 포함한 모든 광학 부품은 결함 없는 몰리브덴/실리콘(Mo/Si) 다층막(이론적 반사율 한계는 약 75%)을 사용하여, 층간 간섭으로 빛을 반사시켜야 한다. 이 거울 중 하나라도 입사광의 30%를 흡수하므로 거울 온도 제어가 중요하다.

현재 EUV 리소그래피 시스템에는 최소 2개의 집광 다층 거울, 6개의 투영 다층 거울, 그리고 다층 마스크가 포함된다. 거울이 EUV 광선의 96%를 흡수하므로, 이상적인 EUV 광원은 이전 세대보다 훨씬 밝아야 한다. EUV 광원 개발은 레이저 또는 방전 펄스로 생성된 플라즈마에 집중되고 있다. 광선을 수집하는 거울은 플라즈마에 직접 노출되어 고에너지 이온과 주석 액적 등의 잔해에 의한 손상 위험이 있어, 비싼 비용이 드는 교체가 필요하다.

https://www.youtube.com/watch?v=5yTARacBxHI&pp=ygULd2hhdCBpcyBldXY%3D

자원 요구 사항

EUV의 필요 유틸리티 자원은 후자의 경우 2회 노출을 사용함에도 193nm 수침에 비해 크게 더 크다. 2009년 EUV 심포지엄에서 하이닉스는 EUV의 벽면 효율이 약 0.02%라고 보고했다. 즉 100장/시간 처리 속도를 위해 200와트의 중간 초점 출력을 얻기 위해서는 1메가와트의 입력 전력이 필요한데, ArF 수침 스캐너의 경우 165킬로와트면 충분하다. 동일 처리량에서도 EUV 스캐너의 발자국은 ArF 수침 스캐너보다 약 3배 크여 생산성 저하가 발생한다. 또한 이온 잔해를 억제하기 위해 초전도 자석이 필요할 수도 있다.

일반적인 EUV 도구의 중량은 약 200톤에 달한다.

딥 UV vs EUV 도구 에너지 소비(2020년 측정): EUV 도구는 침지 도구보다 최소 10배 더 많은 에너지를 소비한다.

https://www.youtube.com/watch?v=5Ge2RcvDlgw&pp=ygULd2hhdCBpcyBldXY%3D

광원 출력, 처리량 및 가동률

노출 선량에 따른 EUV 처리량. EUV 도구의 웨이퍼 처리량은 고정된 광원 출력에서 노출 선량의 함수이다.

중성 원자나 응축 물질은 EUV 방사선을 방출할 수 없다. EUV 방출을 위해서는 우선 이온화가 선행되어야 한다. 다가 양이온의 열적 생성은 높은 밀도와 고온의 플라즈마에서만 가능한데, 이 플라즈마 자체가 EUV를 강하게 흡수한다. 2016년 기준, 확립된 EUV 광원은 레이저로 펄스 구동되는 주석 플라즈마이다. 이온이 방출한 EUV 광을 다시 흡수하고, 플라즈마 내 전자에 의해 낮은 이온화 상태로 쉽게 중성화되어, 다른 사용할 수 없는 파장의 빛을 주로 방출하게 되므로, 높은 플라즈마 출력에서의 리소그래피용 광 생성 효율은 크게 감소한다.

처리량은 광원 출력을 노출 선량으로 나눈 값에 비례한다. 펄스 출력을 높일 수 없다면, 더 높은 선량을 위해 스테이지 속도를 늦춰야 한다.

EUV 집광경 반사율은 매 50kHz 펄스당 약 0.1-0.3%씩 저하되어(약 2주 내 10% 감소), 가동률과 처리량 손실로 이어진다. 초기 수십억 펄스(1일 이내)에서도 여전히 20%(±10%) 정도의 변동이 있다. 이는 앞서 언급한 누적되는 주석 잔류물이 완전히 제거되지 않기 때문으로 보인다. 반면 기존 수침 리소그래피 도구는 최대 1년까지 일관된 출력을 제공한다.

최근 NXE:3400B 조명기는 송광 비율(PFR)을 20%까지 낮추면서도 손실 없이 구현했다. PFR은 금속 피치 45nm 부근에서 최대화되며 0.2 이상을 유지한다.

EUV 광을 흡수하는 거울을 사용하므로, 광원 출력의 극히 일부분만이 웨이퍼에 도달한다. 조명 광학에 4개, 투영 광학에 6개의 거울이 사용되며, EUV 마스크 자체도 추가 거울이다. 11회 반사 후에는 광원 출력의 약 2%만이 웨이퍼에 도달한다.

처리량은 EUV 감광제 노출 선량에 영향을 미치는데, 이는 다시 요구되는 해상도에 따라 달라진다. 적절한 처리량을 위해 40 mJ/cm2의 선량이 유지될 것으로 예상된다.

https://www.youtube.com/watch?v=qxdLZ7JHrng&pp=ygULd2hhdCBpcyBldXY%3D

도구 가동률

EUV 광원은 처리량 외에도 도구 가동률을 제한한다. 예를 들어 2주 기간 동안 7시간 이상의 정기 정지 시간이 예약되며, 예기치 않은 문제까지 포함하면 실제 가동 중단 시간이 하루를 넘기 쉽다. 2% 이상의 선량 오차도 도구 가동 중단을 정당화한다.

웨이퍼 노출 처리량은 2019-2022년 동안 점진적으로 1일 약 1,000장(시스템당)까지 확대되었지만, 이는 상당한 유휴 시간을 의미한다. 반면 다중 패턴 EUV 층의 경우 120 WPH를 초과하여 실행된다.

다른 리소그래피 광원과의 비교

EUV(10-121nm)는 X선(0.1-10nm)보다 긴, 수소 라이먼-알파선보다 짧은 파장대이다.

첨단 193nm ArF 엑시머 레이저의 강도가 200 W/cm2인 데 비해, EUV 생성 플라즈마용 레이저는 1011 W/cm2 수준으로 훨씬 더 강력해야 한다. 첨단 ArF 수침 리소그래피 120W 광원에는 최대 40kW만 필요하지만, EUV 광원은 40kW를 넘어설 것으로 목표한다.

EUV 리소그래피의 전력 목표는 최소 250W 이상인 반면, 기타 기존 리소그래피 광원은 훨씬 낮다. 예를 들어 수침 리소그래피 광원은 90W, 건식 ArF는 45W, KrF는 40W 수준이다. 고NA EUV 광원은 최소 500W 이상이 필요할 것으로 예상된다.

https://www.youtube.com/watch?v=m2WuoODe56U&pp=ygULd2hhdCBpcyBldXY%3D

EUV 특유의 광학적 문제

반사 광학

EUV의 수평-수직 초점 차이  수평(H) 및 수직(V) 마스크(레티클) 패턴 특징은 EUV 광학 시스템에서 서로 다르게 초점이 맺힌다. 수치 개구수(NA)도 차이를 만든다.

EUVL 도구의 근본적인 특징은 반사 광학 사용으로 인한 6도 오프축 조명(조명 슬릿 내 다른 위치에서 다른 방향)이다. 이로 인해 발생하는 그림자 효과는 회절 패턴의 비대칭성을 유발하여 패턴 충실도를 저하시킨다. 예를 들어 그림자 뒤쪽은 그림자 내부보다 더 밝아진다.

반사면 내부(수평선 영향)와 반사면 외부(수직선 영향)의 광선 거동이 다르다. 가장 두드러지는 것은 EUV 마스크의 동일 크기 수평선과 수직선이 웨이퍼에서 다른 크기로 패턴된다는 점이다.

초점에 따른 2-바 CD 차이  인접한 두 수평선 폭의 차이가 초점에 따라 달라진다.

오프축 비대칭성과 마스크 그림자 효과가 결합되어, 인접한 동일 특징도 동시에 초점이 맺히지 않는 근본적인 한계가 있다. EUVL의 주요 문제 중 하나가 수평선 쌍(이른바 "2-바")의 상단과 하단선 비대칭이다. 이를 부분적으로 보상하기 위해 보조 특징이나 비대칭 조명을 사용한다.

다수 수평선 그레이팅으로 확장하면 유사한 초점 민감도가 나타난다. 이는 11개 수평선 세트의 상단과 하단 임계 치수(CD) 차이로 나타난다.

반사에 의한 편광화도 수직선 이미징에 유리한 편광을 만들어낸다.

https://www.youtube.com/watch?v=z6c3vzIGo9o&pp=ygULd2hhdCBpcyBldXY%3D

초점 이탈로 인한 패턴 변위(non-telecentricity)

EUV 마스크 반사로부터의 상이한 위상 변화로 인해, 다른 조명각이 다른 변위를 유발한다. 이로 인해 이미지 대비가 감소하는데, 이를 "희미해짐(fading)"이라고도 한다.

EUV 마스크 흡수체는 부분 투과로 인해 선-공간 패턴의 0차와 1차 회절 신호 간 위상 차이를 만들어, 주어진 조명각에서 이미지 변위와 피크 강도 변화(선폭 변화)를 초래한다. 이는 초점 이탈로 인해 더욱 증폭된다. 결과적으로 서로 다른 피치와 조명각에서 최적 초점 위치가 다르게 나타난다. 일반적으로 조명원 쌍(광축 양측)의 상쇄로 이미지 변위가 균형을 이루지만, 개별 조명원 이미지 변위가 충분히 크면 중첩된 최종 이미지 대비가 저하된다. 이 위상 차이가 최적 초점 위치를 결정한다.

다층막 자체에서 회절광의 위상 변화로 인한 이미지 변위도 발생한다. 마스크 패턴을 두 번 통과하는 광선으로 인해 이는 불가피하다.

반사 사용으로 인해 웨이퍼 노출 위치가 레티클 평탄도와 레티클 클램프에 극도로 민감해진다. 레티클 클램프 청결을 지속적으로 관리해야 한다. 국부 기울기 수준의 작은(mrad 단위) 마스크 평탄도 편차와 웨이퍼 초점 이탈로 인해 문제가 발생한다. 더 중요하게는, 마스크 초점 이탈이 큰 정렬 오류로 이어진다는 것이 발견되었다. 특히 10nm 노드 금속 1 레이어(48nm, 64nm, 70nm 피치, 고립, 전력선 포함)의 경우, 40nm 마스크 z축 변위로 인한 정정 불가능한 패턴 위치 오류가 1nm에 달한다. 이는 이전 층 대비 전역적인 패턴 변위이지만, 위치에 따라 다층막 하부 결함으로 인한 국부적 마스크 평탄도 편차로 각기 다른 변위가 발생한다. 마스크 비평탄으로 인한 정렬 오류 기여도는 피크-Valley 두께 변동의 약 1/40배로 추정된다. 공백 피크-Valley 사양이 50nm라면 약 1.25nm의 이미지 배치 오류가 가능하며, 최대 80nm의 두께 변동으로 인해 최대 2nm의 변위가 발생할 수 있다.

레티클의 오프축 조명은 웨이퍼 초점 이탈에 의한 비텔레센트리시티의 주요 원인이기도 하다. 이는 100nm 피치의 느슨한 설계 규칙에서도 NXE:3400 EUV 스캐너의 1.4nm 정렬 예산 중 대부분을 소모한다. 단일 슬릿 위치에서 80nm 웨이퍼 초점 변위 시, 24nm 선의 최악 정정 불가능 패턴 배치 오류는 인접 72nm 전력선 대비 약 1.1nm이다. 전체 슬릿 성능을 고려하면 초점 이탈 범위에서 최악 오류가 1.5nm를 넘는다. 2017년에는 0.33NA, 0.2/0.9 Quasar 45 조명을 모사한 액티닉 현미경으로, 80nm 피치 콘택트 어레이가 -0.6 to 1.0nm, 56nm 피치는 -1.7 to 1.0nm 변위를 보였다.

웨이퍼 초점 이탈은 또한 국부 마스크 비평탄으로 인한 이미지 배치 오류를 유발한다. 국부 기울기가 α라면, 4배 투영 도구에서 이미지는 4αDOF만큼 변위된다(DOF는 초점 심도). 100nm 초점 심도에서 2.5mrad(0.14°)의 작은 국부 비평탄도가 1nm의 패턴 변위를 초래할 수 있다.

시뮬레이션과 실험을 통해 EUV 리소그래피의 조리개 불균형이 피치 의존적 패턴 배치 오류를 유발할 수 있음이 밝혀졌다. 조리개 불균형은 EUV 집광경 노화 또는 오염으로 변하므로, 이런 배치 오류는 시간이 지남에 따라 안정적이지 않다. 논리 소자처럼 다수 피치가 동시에 임계 요구사항을 가지는 경우 특히 문제가 된다. 이는 최적화된 복수 노광으로 해결하는 것이 이상적이다.

레티클 슬릿 위치 의존성

링 필드 슬릿을 가로지르는 조명 회전  곡면 광학 표면 반사로 생성된 아크 세그먼트에서, 각 조리개 위치의 점광원 반사로 인해 아크 모양 슬릿 위에 조명각이 방위각으로 회전된다.

조명 방향은 슬릿 위치에 강하게 의존하며, 본질적으로 방위각으로 회전된다. 낸야 테크놀로지와 시너프시스는 쌍극자 조명에서 수평 대 수직 편향이 슬릿을 가로질러 변화함을 발견했다. CXRO의 SHARP 액티닉 리뷰 현미경에서 -25°~25° 범위의 입사면 회전이 확인되었다. 이는 직사각형 필드를 아크 모양으로 변환하는 거울 사용 때문이다. 균일성 유지를 위해 회전 대칭과 회전 입사면을 사용한다.

링 필드 시스템은 오프축 환형 영역 유래의 아크 필드 회전 대칭을 이용해 수차를 줄인다. 이는 반사 시스템이 수차를 악화시키는 오프축 경로를 사용해야 하기 때문이다. 따라서 아크 슬릿 내 좌우 반쪽의 동일 다이 패턴은 다른 OPC가 필요하다. 이로 인해 이제 진정 동일한 다이가 아니므로 다이 대 다이 비교로 검사할 수 없다. 쌍극자, 사극, 육극 조명이 필요한 피치에서는 회전으로 인해 슬릿 중심부와 가장자리의 동일 패턴이 불일치한다. 환형 또는 원형 조명에서도 각도 의존 다층막 반사율로 인해 회전 대칭이 파괴된다. 방위각 범위는 ±~20°이지만, 7nm 설계 규칙에서는 ±15° 이하의 엄격한 조명 허용 오차가 필요하다. 환형 조명의 비균일성과 비대칭도 이미징에 큰 영향을 미친다. 28nm 피치에서 쌍극자 조명을 슬릿을 가로질러 유지하는 것이 불가능해진다.

슬릿을 가로질러 변화하는 피치 의존 쌍극자 조명의 큰 입사각은 수평선 그림자에 크게 영향 주지 않지만, 수직선 그림자는 중심에서 가장자리로 갈수록 증가한다. 고NA 시스템은 더 작은 피치를 목표로 하므로, 그림자 완화에 한계가 있을 수 있다.

Horizontal and vertical lines exhibit different shadowing across the slit.

EUV(극자외선) 리소그래피에서 기울어진 패턴은 특히 DRAM에서 까다로운 문제이다. 그림자 및 조리개 회전 등의 더 복잡한 영향 외에도, 기울어진 가장자리는 계단 모양으로 변화하며 이는 OPC(광학 근접 효과 보정)에 의해 왜곡될 수 있다. 사실 EUV를 이용한 32nm 피치 DRAM의 셀 면적은 최소 9F2까지 늘어날 것이며, 여기서 F는 활성 영역의 반 피치를 의미한다(전통적으로는 6F2였다). 2D 자기정렬 이중 패터닝을 활용하면 셀 면적을 8.9F2까지 줄일 수 있다.

광학 표면의 서브원자적(<0.1nm) 수준 편차와 열 변형, 그리고 편광 반사 효과 등으로 인한 수차 또한 슬릿 위치에 의존적이며, 이는 소스-마스크 최적화(SMO)와 관련하여 추가로 논의될 것이다. 열로 유발되는 수차는 각 위치에서 달리 나타나는데, 이는 변형된 거울의 서로 다른 부분을 만나기 때문이다. 역설적이게도, 열 및 기계적 안정성이 높은 기판 재료를 사용하면 오히려 파면 오차를 보정하기 더 어려워진다.

파장 범위와 입사각 회전이 결합되면 EUV 이미징의 심각한 확률적 영향이 악화된다.

https://www.youtube.com/watch?v=RmgkV83OhHA&pp=ygULd2hhdCBpcyBldXY%3D

파장 대역폭(색수차)

초점 오차로 인한 이미지 이동은 파장에 의존한다. 물체(마스크)의 다층막 반사율의 각도 의존성이 파장마다 다르기 때문에 초점이 맞지 않으면 다른 이동이 발생한다.

DUV(심자외선) 리소그래피 광원인 엑시머 레이저와 달리, EUV 플라즈마 광원은 13.5 nm 근처의 2% FWHM 대역폭 내에서 다양한 파장의 빛을 발생시킨다.

EUV 스펙트럼이 완전히 단색이지는 않지만, 13.5 nm가 일반적인 작업 파장으로 간주된다. 실제로는 13.3-13.7 nm 범위에서 반사 파워가 주로 분포된다. EUV 리소그래피용 다층막 거울에 의해 반사되는 EUV 광의 대역폭은 ±2%를 초과하며, 주어진 조명각에서 파장 변화에 따른 위상 변화를 계산할 수 있다.

반사율의 파장 의존성은 조리개 내 조명 분포(apodization)에도 영향을 미친다. 서로 다른 파장은 다층막에 의해 다르게 반사되므로 실제로는 다른 조명을 '보게' 된다. 이러한 조명 기울기는 초점 오차로 인한 큰 이미지 이동을 초래할 수 있다. 반대로 조리개 내에서 최대 반사 파장은 입사각에 따라 달라진다. 이 문제는 링형 조명과 같이 넓은 각도 범위를 다룰 때 더욱 악화된다. 최대 반사율 파장은 입사각이 작을수록 증가한다.

더 좁은 대역폭은 1 nm 수준의 마스크 흡수체 및 버퍼 두께에 대한 민감도를 높일 것이다.

https://www.youtube.com/watch?v=UcH0Ds26eW8&pp=ygUIZXV2IGFzbWw%3D

플레어

플레어는 해상력 이하의 표면 특징에서 발생하는 산란 광의 배경광이다. EUV 시스템에서는 EUV 광 또는 EUV 광원에 의해 발생하는 대역 외(OoB) 광이 그 원인이 될 수 있다. OoB 광은 EUV 노광 외에도 레지스트 노광에 영향을 미칠 수 있다. OoB 광 노광은 레지스트 상부의 코팅층 및 EUV 마스크의 '블랙 테두리' 기능으로 완화할 수 있다. 그러나 코팅층은 EUV 광을 흡수하고, 블랙 테두리는 EUV 마스크 공정 비용을 추가한다.

라인 끝 효과

EUV의 핵심 과제 중 하나는 반 피치(hp)가 감소함에 따라 라인 끝 간 거리(T2T)가 반비례하여 감소하는 현상이다. 이는 부분적으로 EUV 리소그래피에서 사용되는 이진 마스크의 낮은 이미지 대비에 기인한다. 라인 끝 모서리 둥글림으로 인한 라인 단축은 이진 마스크에서 더 심각하다. EUV 리소그래피에서 위상 시프트 마스크 사용이 연구되었지만, 얇은 층의 위상 제어 문제와 EUV 광의 대역폭 문제가 있다. 대신 OPC가 모서리 둥글림과 라인 단축을 해결하는 데 사용된다.

단방향 금속층에서 라인 끝 간 간격은 단일 노광 패터닝을 위한 주요 문제 중 하나이다. OPC를 적용하더라도 실제 라인 끝 간 거리는 설계 값보다 크게 나타난다. 이는 수직 라인에서는 약 30 nm, 수평 라인에서는 약 25 nm가 최소 반 피치 한계가 된다.

높은 피치에서는 일반적인 조명을 사용할 수 있어 라인 끝 간 거리가 더 크다. OPC를 적용하면 24 nm 및 32 nm 반 피치에서 각각 39 nm와 28 nm의 라인 끝 간 거리를 얻을 수 있다.

https://www.youtube.com/watch?v=YKnWaXc_sHI&pp=ygUIZXV2IGFzbWw%3D

EUV 패터닝을 위한 향상 기회

보조 패턴

보조 패턴 OPC. 보조 패턴은 고립된 패턴(청색)의 이미지를 밀집된 패턴(회색)과 유사하게 개선한다. 그러나 보조 패턴이 효과적일수록 실제 인쇄될 위험이 커진다(주황색).

보조 패턴은 서로 다른 조명각에 따른 비텔레센트릭 현상으로 인한 비대칭을 보정하기 위해 7 nm 노드부터 사용되어 왔다. 그러나 보조 패턴은 주로 가장 높은 공간 주파수를 강화할 뿐, 초점과 위치에도 영향을 미치는 중간 공간 주파수는 크게 영향을 받지 않아 비대칭이 완전히 제거되지는 않는다. 주 이미지와 자기 이미지 간의 결합이 너무 강해 보조 패턴만으로는 비대칭을 제거할 수 없으며, 비대칭 조명만이 이를 달성할 수 있다.

보조 패턴은 전원/접지 레일에 대한 접근을 방해할 수 있다. 전원 레일이 더 넓어질수록 국부 피치를 제한하여 보조 패턴의 효과성을 낮춘다. 최소 피치의 1-2배 사이의 국부 피치에서는 보조 패턴을 배치할 공간이 없다. 두 개의 바 간 비대칭을 해결하기 위한 최적의 보조 패턴 배치는 두 바 간 피치보다 작거나 클 수 있다. 공정창 면적, 초점 깊이, 노출 여유도 등 최적화할 매개변수에 따라 보조 패턴의 최적 구성이 크게 달라진다.

58 nm 미만 피치에서는 초점 깊이 향상과 대비 저하 사이의 trade-off가 발생한다. 여전히 보조 패턴이 의도치 않게 인쇄되지 않도록 하기 위해 노출 여유도가 제한된다.

Shot noise 문제도 있다. 서브해상 보조 패턴(SRAF)을 사용하면 의도치 않은 인쇄를 방지하기 위해 요구 dose가 낮아져, 더 작은 패턴을 정의하는 광자 수가 줄어든다.

SRAF는 주 패턴보다 작고 인쇄되지 않을 정도의 dose만 받기 때문에, stochastic dose 변동에 의한 인쇄 오류에 더 취약하다. 이는 EUV에서 특히 문제가 되는데, 주 패턴을 80 mJ/cm2에서 인쇄할 때에도 SRAF는 stochastic 인쇄에 시달린다.

https://www.youtube.com/watch?v=pJGafdtuMGc&pp=ygUIZXV2IGFzbWw%3D

소스-마스크 최적화

피치가 SMO에 미치는 영향. 특정 피치를 대상으로 수행한 SMO는 다른 피치에서 성능이 달라질 수 있다.

비텔레센트릭 현상의 영향으로 인해, 디스크 또는 링형 등의 표준 조명 조리개 모양으로는 약 20 nm 이하(10 nm 노드 이상)의 패턴 크기에 적합하지 않다. 대신 조리개의 50% 이상을 비대칭적으로 제외해야 한다. 제외할 부분은 패턴에 따라 달라진다. 특히 가장 밀집된 선 패턴은 한 방향으로 정렬되며 쌍극자 형태를 선호한다. 이 경우 X, Y 방향 패턴이 모두 존재하므로 2D 패턴을 위해서는 이중 노광 리소그래피가 필요하다.

수백~수천 개의 조명점이 균형을 이루는 이미지를 생성하므로, shot noise 효과가 초점 심도에 걸쳐 이미지 위치에 심각한 영향을 미친다.

패턴이 상당히 다른 최적화된 조명을 필요로 하는 서브 패턴으로 구성되어 있다면, 이중 또는 다중 패터닝이 요구된다.

슬릿 위치와 수차의 영향

서로 다른 파장의 영향. 서로 다른 파장은 효과적으로 다른 조리개를 갖게 되어 소스-마스크 최적화 결과가 달라진다.

주로 슬릿 형상과 잔류 수차 때문에, 슬릿 위치에 따라 SMO의 효과가 달라진다. 각 슬릿 위치에서는 서로 다른 수차와 입사각이 존재하여 그림자 현상도 달라진다. 따라서 일반적인 라인-공간 패턴에서는 명확히 드러나지 않지만, 수차에 민감한 특징에서는 슬릿 전체에 걸쳐 교정되지 않은 변동이 발생할 수 있다. 각 슬릿 위치에서 OPC와 보조 패턴을 적용해도, 조명 조건에 따라 그 효과가 달라져 슬릿마다 다른 소스-마스크 조합이 필요할 수 있다.

마스크에 의한 apodization 때문에 발생하는 앞서 언급한 색수차 또한 파장에 따라 일관되지 않은 소스-마스크 최적화를 초래한다.

https://www.youtube.com/watch?v=ZBC7bkc3WyQ&pp=ygUIZXV2IGFzbWw%3D

피치 의존 초점 창

주어진 조명 하에서, 패턴 크기, 극성, 방향에 따라 최적 초점이 크게 달라진다. 36 nm 피치에서 수평 및 수직 다크필드 특징 간 최적 초점이 30 nm 이상 차이 난다. 34 nm와 48 nm 피치의 최적 초점 차이가 가장 크다. 48-64 nm 피치 범위에서는 피치에 따라 대략 선형적으로 10-20 nm씩 최적 초점이 이동한다. 34-48 nm 피치 범위에서는 반대 방향으로 이동한다. 이는 0차와 1차 회절 주문 간 위상차와 관련된다.

보조 패턴을 넣어도 중간 피치 범위에서는 이 경향이 크게 줄지 않으며, 18-27 nm와 쿼사 조명에서는 오히려 악화된다. 50 nm 콘택홀에서도 100 nm와 150 nm 피치에 대한 최적 초점 위치 차이가 약 25 nm로 작은 패턴일수록 더 심각할 것으로 예상된다. 48-100 nm 피치 콘택홀의 최적 초점 범위는 37 nm이며, 레지스트에 따라서도 달라진다.

핵심 레이어에는 한 방향의 다크필드 트렌치와 다른 방향의 공간이 섞여 있어, 이러한 최적 초점 차이가 더욱 크게 나타나 라인 끝-라인 및 라인 끝-라인 끝 이미징을 어렵게 한다.

조리개 충진률 감소

슬릿 전체에 걸친 조리개 회전으로 인해 쌍극자 조명에 훨씬 낮은 조리개 충진률(사다리꼴 또는 직사각형 내)을 사용해야 한다.

SMO와 초점 창 이동의 결과로 조리개 충진률이 감소한다. 즉, 최적의 조명은 고려해야 할 다양한 패턴에 대한 선호 조명의 최적화된 중첩이 된다. 이로 인해 더 나은 결과를 위해 낮은 조리개 충진률을 사용해야 한다. 그러나 20% 이하의 조리개 충진률에서는 흡수 때문에 처리량이 저하된다.

위상 시프트 마스크

EUV용 감쇠 위상 시프트 마스크의 위상 프로파일. 부분 투과성 EUV 흡수체와 함께 사용되는 감쇠 위상 시프트 마스크의 실제 위상 프로파일(빨간색)은 oblique 입사 조명과 흡수체 가장자리 산란 때문에 이상적인 설계 프로파일(점선)과 일치하지 않는다.

EUV의 흔히 언급되는 장점 중 하나는 상대적으로 쉬운 리소그래피로, 이는 k1 비율로 나타난다. 18 nm 금속 선폭의 k1은 0.44이다. k1이 0.5에 접근할 때 ArF 레이저(193 nm)에서는 감쇠 위상 시프트 마스크 등 약한 해상력 향상이 필수적이었지만, EUV에서는 사용할 수 없다.

특히 흡수체 가장자리에서의 산란을 포함한 3D 마스크 효과로 인해 원하는 위상 프로파일이 왜곡된다. 또한 위상 프로파일은 입사 평면파가 아닌 다층막을 통해 반사된 평면파 스펙트럼에서 유도된다. 흡수체가 없을 경우에도 oblique 입사 조명으로 인한 near-field 왜곡이 발생하며, 편광(TE, TM)에 따라 위상 천이가 다르다.

본질적으로 chromeless 위상 시프트 마스크는 마스크의 0차 회절 주문 억제를 통해 피치 분할을 가능하게 하지만, EUV용 고품질 위상 시프트 마스크를 제작하는 것은 결코 간단한 과제가 아니다. 이를 위한 한 가지 방법은 마스크 패턴의 푸리에 평면에서 공간 필터링을 활용하는 것이다.

EUV 포토레지스트 노광: 전자의 역할

EUV 광은 물질 흡수 시 광전자를 생성한다. 이 광전자는 다시 2차 전자를 발생시키며, 화학 반응에 참여하기 전에 느려진다. 충분한 dose에서는 40 eV 전자가 180 nm 두께 레지스트를 투과하여 현상을 일으킬 수 있다.

160 μC/cm2 dose(15 mJ/cm2 EUV dose, 1 전자/광자 가정)에서 30 eV 전자가 PMMA 레지스트를 7 nm 제거했으며, 380 μC/cm2 dose(36 mJ/cm2, 1 전자/광자)에서는 10.4 nm 제거했다. 이는 전자가 레지스트 내에서 이동할 수 있는 거리를 보여준다.

최근 측정에 따르면 93 eV 광전자(금 언더레이어)의 1/e 감쇠 길이가 레지스트에서 28 nm이며, 37%의 방출 전자가 28 nm 이상 이동한다. EUVL에는 화학증폭 레지스트와 금속 산화물 나노클러스터를 포함하는 레지스트가 사용된다.

높은 흡수율의 레지스트는 상단부에서 더 많은 광을 제거하여 하단부로 도달하는 광량이 감소한다. 따라서 상단과 하단의 흡수 dose 차이가 더 크게 나타난다.

낮은 흡수율의 레지스트일수록 수직 흡수 균일성이 높지만, EUV에서는 감도 향상을 위해 흡수율을 높이는 것이 목표와 상충된다. Shot noise 또한 문제가 된다.

https://www.youtube.com/watch?v=wH7D8V47etk&pp=ygUIZXV2IGFzbWw%3D

광전자 및 2차 전자 이동이 해상도에 미치는 영향

Low energy electron migration.  Low energy electron travel distance (r) can reach at least several nanometers, even though the distance between electron collisions (scattering) is 1 nm.

전자 이동 거리는 산란 거리 1 nm에 비해 상당히 길며, 이는 해상도에 영향을 미친다. 50-100 eV 전자가 15 nm 이상의 레지스트 두께(PMMA 또는 상용 레지스트)를 쉽게 투과하여, 200-300 μC/cm2 이상의 dose에서 광 흡수 지점을 중심으로 30 nm 이상 범위의 레지스트가 영향받는다.

전자 투과 과정은 확률적이므로 광자 흡수점에서 멀리 떨어진 곳에서도 레지스트 노광이 발생할 수 있다. Dose 증가는 장거리 전자 수를 늘려 레지스트 손실을 확장시킨다. 80 eV 전자 80 μC/cm2에 노광된 화학증폭 레지스트는 최대 7.5 nm 두께 손실을 보였다.

광전자 방출 정도는 초점 깊이에 영향을 미치는데, 하드마스크층이 광전자 방출을 증가시켜 초점 깊이를 저하시킨다. 또한 레지스트 내 defocused 이미지에 의한 전자도 최적 초점 이미지에 영향을 준다.

포토레지스트 내 광전자 발생은 이미지 형성의 근본적 부분이며, dose 증가에 따라 무작위 퍼짐이 증가한다. 2차 전자 수의 무작위성 자체가 EUV 레지스트 이미지의 확률적 행동 원인이 된다. 전자 퍼짐 길이도 분포를 가진다.

전자 퍼짐은 레지스트 표면에서의 전반사에 의해서도 영향받는다.

2차 전자 퍼짐 vs. dose

직접 광전류 측정을 통해 EUV 조사에 대한 2차 전자 수율을 얻을 수 있으며, 이를 기반으로 한 시뮬레이션에 따르면 2차 전자 퍼짐이 dose 증가와 함께 증가한다. 이는 dose 증가에 따라 포획 사이트가 감소하고 이를 고갈시키는 반응이 진행되기 때문이다.

주어진 광자 흡수 지점에서 저에너지 전자 유발 사건도 dose 증가와 함께 증가하며, 이는 저에너지 전자 dose에 따른 레지스트 두께 손실 측정으로 확인되었다. 전자빔 리소그래피에서도 dose 의존적 2차 전자 퍼짐이 알려져 있다.

dose 증가에 따른 2차 전자 퍼짐 증가는 확률적 결함 제어를 더욱 어렵게 한다.

하부층 영향

Electrons from layers under the resist can affect the profile and onset of collapse.

레지스트 하부층에서 발생한 2차 전자는 레지스트 프로파일과 패턴 붕괴에 영향을 미친다. 따라서 레지스트 하부 및 그 하부층 선택이 중요하며, defocused 이미지에서 발생한 전자도 이미지의 확률적 특성을 악화시킬 수 있다.

충전 및 전자 포획

다양한 에너지의 2차 전자 생성으로 인해 레지스트의 국부적 충전이 fluctuate한다. 퍼짐이 작은 EUV 노광은 특징 가장자리에서 더 큰 전하 차이와 전기장을 야기할 수 있다. 이는 유전체 절연파괴를 유발한다. 2차 전자 포획은 필름으로부터의 2차 전자 방출 감소를 초래하지만, trap 사이트 자체가 고갈되면서 결과적으로 높은 dose에서 2차 전자 퍼짐이 확장된다. 전자 포획은 폴라론 행동의 일부로 예측되며, 이는 전자의 최종 에너지 침착을 trap 사이트에 제한한다. 예를 들어 PMMA에서 폴라론 크기는 46 nm에 달한다.

https://www.youtube.com/watch?v=qtw3dFKZgvQ&pp=ygUIZXV2IGFzbWw%3D

오염 효과

레지스트 outgassing

Outgassing contamination vs. EUV dose:  The increase of dose to size (E size ) to reduce  shot noise  and roughness comes at price of increased contamination from  outgassing . The contamination thickness shown here is relative to a reference resist.

EUV dose에 따른 outgassing 오염. shot noise와 거칠기 감소를 위해 증가시킨 노광량(Esize)은 outgassing에 의한 오염 증가 비용을 초래한다. 이 그래프의 오염 두께는 기준 레지스트 대비 상대적이다.

EUV를 강하게 흡수하는 포토레지스트의 특성 때문에 가열 및 outgassing이 주요 문제가 된다. 잘 알려진 문제 중 하나는 EUV 또는 전자 반응으로 인한 주변 또는 outgassed 탄화수소의 레지스트 표면 오염 증착이다. 유기 포토레지스트는 탄화수소를, 금속 산화물 레지스트는 물, 산소, 금속(수소 환경에서)을 outgassing한다. 탄소 오염은 다층막 반사율에, 산소는 EUV 다층막 광학계의 루테늄 캐핑층에 특히 해롭다.

주석 재증착

툴 챔버의 원자 수소는 EUV 광학면에 증착되는 주석과 탄소를 제거하는 데 사용된다. EUV 광은 H2를 직접 광이온화하여 원자 수소를 생성하며, 이 반응에서 발생한 전자도 H2를 해리하여 추가적인 원자 수소를 만든다.

원자 수소는 주석을 휘발성 SnH4로 전환시켜 제거할 수 있지만, SnH4가 다른 EUV 광학면에 재증착될 수 있다. 재증착은 다른 중간 반응을 거쳐 일어날 수도 있다.

재증착된 주석은 원자 수소 노출로 제거될 수 있지만, 재증착과 수소 탈착으로 인해 제거 효율이 0.01% 미만에 불과하다. 주석 산화물의 제거 효율은 순수 주석보다 약 2배 높으며, 빛원에 소량의 산소를 주입하면 주석 제거 속도를 높일 수 있다.

수소 물집 형성

원자 수소(빨간 점)를 이용한 표면 세정 시, 수소가 표면 아래로 침투한다. Mo/Si 다층막에서 수소는 H2로 형성되어 갇히게 되며, 이로 인해 물집(흰 영역)이 생긴다.

수소는 금속 화합물과 반응하여 금속으로 환원되며, 다층막의 규소와 몰리브덴을 통해 확산되어 물집을 유발한다. 수소 관련 손상을 완화시키는 캡핑층은 반사율을 70% 이하로 감소시킨다. 캡핑층은 산소, 수소 등 주변 가스에 투과성이 있으며 수소에 의한 물집 결함에 취약하다. 수소는 캡핑층과 반응하여 제거될 수도 있다.

주석 분출

수소가 액체 주석(Sn)에 침투하면 수소 기포가 생성되며, 이 기포가 표면에서 터지면서 주석이 넓은 각도로 퍼져나가는 현상을 주석 분출이라 한다. 이는 EUV 콜렉터 오염 원인 중 하나이다.

레지스트 침식

수소는 포토레지스트를 식각하거나 분해시킨다. 실리콘도 매우 느리게 수소 플라즈마에 의해 식각된다.

멤브레인

이러한 영향을 완화하기 위해 2017년 도입된 NXE:3400B 장비에는 웨이퍼와 투영 광학계를 분리하는 멤브레인이 있다. 이 멤브레인은 DUV 및 IR 방사를 흡수하고 EUV는 85-90% 투과시킨다. 하지만 웨이퍼 outgassing과 입자 오염은 여전히 누적된다.

https://www.youtube.com/watch?v=ukMgxbirO6I&pp=ygUIZXV2IGFzbWw%3D

EUV 유도 플라즈마

EUV 노광 영역(보라색 경계) 외부에서도 EUV 유도 플라즈마에 의한 전자 충전이 발생한다.

EUV 리소그래피 시스템은 1-10 Pa 수소 배경가스 환경에서 작동한다. 이 플라즈마는 VUV 방사, 전자, 수소 이온의 근원이며, 노출된 물질을 식각한다. 플라즈마 방사는 포토레지스트에 대한 비 EUV 노광을 유발하여 확률적 결함 밀도를 증가시킨다.

2023년 TSMC의 연구에 따르면, 플라즈마 내 전자와 전자 방출에 의한 순 충전이 EUV 노광 영역 외부에서도 발생한다.

마스크 결함

EUV 결함 인쇄 가능성은 피치에 따라 달라진다. 여기서 다층막의 표면 거칠기도 상당한 영향을 미친다.

EUV 마스크의 결함 감소는 EUV 리소그래피의 상용화를 위한 가장 중요한 과제 중 하나이다. 결함은 다층막 아래, 내부 또는 상부에 존재할 수 있다. 다층막 증착 시 스퍼터링 타겟에 형성된 돌출부가 입자로 떨어질 수 있다. 높이 0.3-0.5 nm, FWHM 100 nm의 원자 스케일 결함도 10% CD 영향을 미칠 수 있다.

상당히 작은 50 nm 결함도 높이 0.6 nm에서 10% CD 영향을 줄 수 있지만 감지하기 어렵다. 또한 위상 결함 가장자리가 입사각 3도 이상 벗어나면 반사율이 10% 이상 감소한다. 결함 높이가 낮아도 다층막 층을 변형시켜 반사율 저하를 초래한다.

마스크 결함 수리도 슬릿 전체의 조명 변동 때문에 복잡하다. 슬릿 위치에 따라 수리 증착 높이를 매우 정밀하게 제어해야 한다.

다층막 반사율 무작위 변동

GF와 LBNL은 몬테카를로 시뮬레이션을 통해 EUV 마스크의 Mo/Si 다층막 층간 혼합 효과를 연구했다. 원자 스케일의 두께 변동이 CD 수준에서 상당한 영향을 미치며, 이는 대면적 반사율 측정으로는 감지될 수 없다. 몇 nm 표준편차에서 국부적 반사율 변동이 10% 수준일 수 있다.

다층막 손상

10 mJ/cm2 미만의 다수 EUV 펄스가 Ru-capped Mo/Si 다층막 거울 광학 소자에 누적 손상을 줄 수 있다. 이는 0.33 NA 광학계의 입사각 범위 내이다.

펠리클

생산용 EUV 장비에는 마스크 오염을 방지하는 펠리클이 필요하다. 펠리클은 마스크를 운반, 챔버 출입, 노광 과정에서 입자로부터 보호한다. 광학 리소그래피에서는 펠리클 사용이 문제가 되지 않았지만, EUV에서는 EUV 흡수를 막기 위해 필름이 너무 얇아 펠리클 사용이 어렵다. 200 W 이상의 안정성이 확보되지 않으면 입자 오염이 문제가 될 것이다.

EUV 마스크 펠리클의 가열(80 W 입사 시 750 K까지)로 인한 변형과 투과율 감소가 우려된다. ASML은 82% 투과율의 70 nm 폴리실리콘 펠리클을 개발했으나 절반 이하만 견뎠다. SiNx 펠리클도 82 W에서 파괴되었다. 250 W 수준에서는 686°C까지 도달해 알루미늄 녹는점을 넘는다. 대체 재료는 투과율, 기계적/열적 안정성을 모두 만족해야 한다. 그래핀 등 탄소재는 EUV에 의한 전자 방출과 수소 플라즈마 식각에 취약하다. 실리콘도 수소 플라즈마에 식각된다. 코팅으로 내수소성을 높이면 투과율/방사율이 감소하고 기계적 안정성(팽창)도 영향받는다.

펠리클의 주름은 EUV 흡수 차이로 CD 불균일을 유발하며, 주름이 작고 조명이 더 간섭성일수록 심각하다.

펠리클이 없는 경우, 실제 웨이퍼 노광 전 마스크 청정도를 특수 마스크 검사 웨이퍼로 확인해야 한다. 결함이 있으면 마스크를 청소하고 재검사를 반복해야 하며, 영향받은 제품 웨이퍼도 재작업해야 한다.

TSMC는 2019년부터 자체 펠리클 제한 사용을 시작했고, 삼성은 2022년 도입 계획이다.

수소 팽창 결함

앞서 설명한 바와 같이, 수소가 EUV 마스크 층 내부로 침투하면 팽윤 결함이 발생한다. 이는 수소 환경에서 충분한 EUV 마스크 노광 후에 생기는 물집 결함이다.

https://www.youtube.com/watch?v=F1Tb1alj_Q4&pp=ygUIZXV2IGFzbWw%3D

투과율 확장의 한계

EUV 확률적 문제

Shot noise  causing significant CD variations

EUV 리소그래피는 확률적 효과에 특히 민감하다. 큰 규모의 특징들이 인쇄되었을 때, 대부분은 해결되지만 일부는 완전히 인쇄에 실패하여 구멍이 없거나 선이 이어지는 등의 결함이 발생한다. 이에 대한 주요한 요인은 인쇄에 사용되는 dose이다. 이는 shot noise와 관련이 있는데, 도착하는 광자 수의 확률적 변동으로 인해 일부 영역은 인쇄 임계값에 도달하지 못하여 노광되지 않은 결함 영역이 생긴다. 레지스트 층의 하부가 상부의 흡수로 인해 더 과소 노출되기 쉽다. 일부 영역은 과도 노출되어 레지스트 손실이나 가교가 과도하게 발생할 수 있다. 특징 크기가 작아질수록 확률적 실패 가능성이 지수적으로 증가하며, 같은 크기에서도 특징 간 거리가 멀어질수록 가능성이 크게 증가한다. 모양이 변형된 선 절단은 아크와 단락의 가능성으로 인해 큰 문제이다. 수율을 위해서는 1e-12 미만의 확률적 결함까지 검출해야 한다. 다른 패턴에서 온 photon들로 구성된 이미지나 큰 조리개 채움에 의한 defocus는 확률적 결함을 더 악화시킨다.

확률적 결함은 임계 dose 부근에서 확률적 흡수 dose 변동이 있는 곳에서 발생한다. 이는 파란색 점들이 모이는 곳으로 나타난다. 동일한 집단에서 여러 결함 모드가 공존할 수 있는데, 트렌치 사이의 선이 끊어지는 것이 그 예이다. 이는 2차 전자에 의한 확률적 레지스트 손실 때문이다. 2차 전자의 무작위성 자체도 EUV 레지스트 이미지의 확률적 행동의 원인이 된다. 특정 패턴은 모서리 사이의 압착, 사이드로브, 스폿 사이 간격 등으로 인해 확률적 결함에 더 취약하다. 과소 노출과 과다 노출 결함 영역이 공존하여 특정 post-etch 결함 수준에서 저선량과 고선량 패터닝 cliff 사이의 dose 창이 손실된다. 따라서 파장 단축에 따른 해상도 이점이 사라진다. 레지스트 하부층도 중요한 역할을 한다. 이는 하부층에서 발생한 2차 전자 때문일 수 있다. 2차 전자는 노출된 가장자리에서 10 nm 이상의 레지스트를 제거할 수 있다. 결함 수준은 1K/mm2 order이다. 2020년 삼성은 5 nm 레이아웃에서 공정 결함 위험이 있다고 보고했고 자동화된 점검과 수정을 시작했다.

Line end position affected by shot noise.  The natural variation of EUV photon number can cause the position of the line end to shift.

Photon shot noise는 dose 의존 blur(가우시안 모델링)를 통해 확률적 결함과 연결될 수 있다. Blur가 큰 영역이 확률적 결함의 장소가 될 수 있다. Photon shot noise는 또한 확률적 edge placement error를 초래하는데, 이는 1 nm를 초과할 수 있다. 두 점 퍼짐 함수 사이의 간격을 고려하면 2 nm를 초과할 수 있다.

Photon shot noise는 2차 전자 또는 화학증폭 레지스트의 산 등과 같은 blur 요인들에 의해 어느 정도 증폭된다. 이러한 blur가 상당하면 가장자리의 이미지 대비도 또한 감소한다. blur는 이미지 흐릿해짐에 의해서도 발생할 수 있다. 특징 크기보다 blur가 작기 때문에 특징의 전체 포함 면적에도 변동이 있을 수 있다. 일반적으로 사용되는 dose에서 EUV가 DUV 파장보다 photon 밀도가 낮고 더 작은 특징 크기가 더 작은 픽셀로 표현되기 때문에, EUV의 경우 이러한 blur가 더 심하다. blur를 고려해도 최종 화학종 분포는 여전히 확률적이다. 더 높은 dose는 확률성을 줄일 수 있지만 더 큰 blur를 유발하여 확률적 변동의 범위를 넓힐 수 있다. 확률적 문제를 해결하는 다른 방법은 방향성 식각을 사용하여 측벽 가장자리를 매끄럽게 하는 것이다.

미래 EUV 리소그래피의 해상도는 throughput 유지에 어려움이 있다. 이는 더 작은 필드, 추가 미러, shot noise 때문이다. Throughput을 유지하기 위해서는 중간 초점면에서 출력을 계속 높여야 한다. Photon의 무작위 도착 및 흡수 시간으로 인한 자연 포아송 분포로 인해, 최소 3σ 수준의 수 퍼센트 dose(photon 수) 변동이 있어 노출 과정이 확률적 변동에 취약하다. Dose 변동은 특징 가장자리 위치의 변동, 즉 blur 요소로 작용한다. 회절에 의한 엄격한 해상도 한계와 달리, shot noise는 더 완화된 한계를 부과하며, 주요 가이드라인은 ITRS 선폭 거칠기(LWR) 사양인 선폭의 8%(3σ)이다. Dose를 높이면 shot noise를 줄일 수 있지만, 이를 위해서는 소스 출력도 높여야 한다. 10 nm 폭, 10 nm 길이의 어시스트 특징 영역에서, 15 mJ/cm2의 목표 비인쇄 dose와 10% 흡수에 대해, 100개 이상의 광자로 정의되는데, 이는 6σ 노이즈 59%에 해당하는 6~24 mJ/cm2의 확률적 dose 범위를 가져 인쇄 가능성에 영향을 줄 수 있다. Intel의 2017년 연구에 따르면, 반 격리 비아의 경우(그 Airy 원반을 가우시안으로 근사할 수 있음) CD의 dose 민감도가 특히 강해, dose 감소가 비아 인쇄 실패로 비선형적으로 이어질 수 있다.

Shot noise와 EUV 방출 전자의 두 가지 문제는 두 가지 제한 요인을 나타낸다: 1) tolerable 수준의 shot noise를 위해 dose를 충분히 높게 유지하는 것, 2) EUV 방출 광전자 및 2차 전자의 기여가 증가로 인한 edge blur 증가로 인한 해상도 제한을 피하기 위해 dose가 지나치게 높지 않도록 하는 것. 해상도 영향 외에도, 더 높은 dose는 outgassing을 증가시키고 throughput을 제한하며, 매우 높은 dose에서는 가교 현상이 발생한다. 화학증폭 레지스트의 경우, 더 높은 dose 노출은 산 발생기 분해로 인한 선폭 거칠기 증가를 초래한다. 동일 dose에서 더 높은 흡수를 갖는 EUV가 ArF(193 nm) 파장보다 더 큰 shot noise 우려를 갖는데, 주로 더 얇은 레지스트에 적용되기 때문이다.

앞서 보았듯이, 목표 입사 dose 수준에서 EUV 레지스트의 EUV 광자 흡수가 ArF 레지스트의 ArF 광자 흡수에 비해 크게 적다. 레지스트 투과율이 더 높음에도 불구하고, 같은 면적당 에너지 dose에 대한 입사 광자 속이 약 14배(193/13.5) 더 크다. 양자 수율은 ArF와 EUV 파장 모두에서 화학증폭 레지스트의 반응을 유사하게 만들지만, ArF 레지스트는 더 큰 blur를 허용하여 추가 smoothing을 가능하게 한다. 레지스트 두께는 투명성뿐만 아니라 레지스트 붕괴와 스트립 고려사항에 의해 제한된다. 확률적 요인들로 인해, IRDS 2022 리소그래피 로드맵은 더 작은 특징 크기에 대해 더 큰 dose를 인정하고 있다. 그러나 dose를 4배 높여도 확률적 결함을 제거하기에는 충분하지 않을 수 있으며, 이는 throughput 저하를 초래한다. EUV 해상도는 확률적 효과에 의해 손상될 가능성이 크다. 더 작은 피치는 photon shot noise와 blur에 의해 더 심각한 영향을 받으며, 30 nm에서도 이미 결함이 나타나고 있다. ASML은 30 nm 피치에 대해 직접 노광이 아닌 더블 패터닝을 사용할 것이라고 밝혔고, Intel도 30 nm 피치에 EUV를 사용하지 않았다. 현재 36 nm 피치에서 확률적 결함 밀도가 1/cm2를 초과했으며, 피치가 작아질수록 더 악화된다. 따라서 EUV 노광은 충분히 큰 피치만을 포함해야 한다.

조리개 채움 비율

As pitch decreases, a smaller fraction of pupil (fewer illumination angle) may be used.

피치가 감소하면 더 작은 조리개 영역(더 적은 조명 각도)이 사용될 수 있다. 파장의 절반/수치 개구수보다 작은 피치의 경우 쌍극자 조명이 필요하다. 이 조명은 조리개 가장자리에 있는 잎 모양 영역을 최대로 채운다. 그러나 EUV 마스크의 3차원 효과로 인해 더 작은 피치에서는 이 잎 모양의 더 작은 부분이 요구된다. 조리개의 20% 미만에서는 throughput과 dose 안정성이 저하되기 시작한다. 더 높은 수치 개구수를 사용하면 같은 피치에 대해 더 높은 조리개 채움이 가능하지만, 초점 심도가 크게 줄어든다.

Use with multiple-patterning

EUV는 0.33 NA에서 약 34 nm 피치에서 더블 패터닝을 사용할 것으로 예상된다. 이 해상도는 DRAM의 '1Y'에 해당한다. 2020년 ASML은 5 nm M0 층(30 nm 최소 피치)에 더블 패터닝이 필요하다고 보고했다. 2018년 하반기 TSMC는 자사 5 nm EUV 공정에서도 다중 패터닝을 사용한다고 확인했으며, 이는 광범위한 DUV 다중 패터닝을 사용했던 7 nm 노드에 비해 마스크 수가 감소하지 않았음을 나타낸다. EDA 업체들도 다중 패터닝 방식의 지속적 사용을 나타냈다. 삼성은 자사 7 nm 공정에서 EUV 단일 패터닝을 도입했지만, 심각한 photon shot noise로 인한 과도한 선폭 거칠기로 인해 더 높은 dose를 요구하여 결과적으로 throughput이 낮아졌다. TSMC의 5 nm 노드는 더 엄격한 설계 규칙을 사용한다. 삼성은 더 작은 치수가 더 심각한 shot noise를 야기할 것이라고 밝혔다.

0.33 NA EUV 공정에서 38 nm 이하의 중심 간격에서는 콘택트 또는 비아층에 대해 더블 또는 트리플 패터닝이 필요할 것이다.

Intel의 보완적 리소그래피 방식에서 20 nm 반 피치에서 EUV는 193 nm 선 인쇄 노출 후 두번째 선 컷팅 노출에만 사용된다. 동일 층에 서로 다른 최적화된 조리개 형상이 필요한 서로 다른 피치나 폭의 두 개 이상의 패턴이 존재하는 경우에도 다중 노출이 필요하다. 예를 들어 64 nm 수직 피치의 엇갈린 막대 배열에서 수평 피치를 64 nm에서 90 nm로 변경하면 최적 조명이 크게 변한다. 선-공간 회절격자와 끝-끝 회절격자 기반의 소스-마스크 최적화로는 한 면에 갭이 있는 밀집 트렌치 같은 논리 패턴의 모든 부분에 대한 개선을 얻을 수 없다. 2020년 ASML은 3 nm 노드에서 40 nm 이하의 콘택트/비아 중심 간 간격에 대해 더블 또는 트리플 패터닝이 필요할 것이라고 보고했다. 24-36 nm 금속 피치에 대해, EUV를 (두 번째) 컷팅 노출로 사용하는 것이 금속층의 단일 노출로 사용하는 것보다 공정 창이 크게 더 넓다는 것이 확인되었다. pellicle 없이 결함 관리를 위해서도 동일 마스크의 다중 노출이 필요할 것으로 예상되며, 이는 다중 패터닝과 유사하게 생산성을 제한할 것이다. SALELE는 7 nm에서 도입되어 5 nm에서도 계속 사용되는 하이브리드 SADP/LELE 기술이다. SALELE는 일부 층이 28 nm 피치인 5 nm 노드에서 EUV와 함께 사용되는 더블 패터닝의 하나로 인정되고 있다.

Single-patterning extension: anamorphic high-NA

사이드로브는 일정 중심 간 거리에서 확률적 변동으로 인한 위험이 더 크다. 이 위험은 고NA EUV 시스템의 중심 차폐로 인해 더 증가한다.

더 높은 수치 개구수(NA) 공정으로 단일 패터닝 확장이 가능할 것이다. NA 0.45의 경우 몇 % 정도의 재조정이 필요할 수 있다. 배율을 늘리면 이 재조정을 피할 수 있지만, 축소된 필드 크기로 인해 많은 코어와 수십억 개의 트랜지스터가 있는 14 nm Xeon과 같은 대규모 패턴에는 심각한 영향을 미친다. 두 개의 마스크 노출로 필드를 조립해야 하기 때문이다. 중심 회절 차폐로 인해 최소 피치와 더 큰 피치의 특정 조합이 금지된다.

2015년 ASML은 NA 0.55의 아나모픽 차세대 EUV 스캐너 세부 정보를 공개했다. 배율은 한 방향(입사면)에서만 4배에서 8배로 증가했다. 그러나 0.55 NA의 초점 심도는 침지 리소그래피보다 훨씬 작다. 또한 아나모픽 0.52 NA 공정에서도 5 nm 노드의 단일 노출 및 다중 패터닝 컷팅에 대해 너무 큰 CD 및 배치 변동성이 관찰되었다. NA 증가로 인한 초점 심도 감소도 우려 사항으로, 특히 193 nm 침지 리소그래피의 다중 노출과 비교하면 더 크다.

Central diffraction order obscuration forbids certain combinations of minimum pitches with larger pitches (red).

고NA EUV 공정도 차폐로 인한 문제를 겪는데, 이는 특정 패턴의 이미징에 오류를 발생시킬 수 있다. 특히 사이드로브 피크와 계곡이 확률적으로 인쇄될 수 있다. 첫 번째 고NA 공정은 2025년 이르면 Intel에서 기대된다. 차폐와 슬릿 회전의 복합적 영향으로 인해, 1.x nm 노드에서는 throughput이 제한될 것으로 예상된다. 2 nm 미만 노드에서 고NA EUV 시스템은 throughput, 새로운 마스크, 편광, 더 얇은 레지스트, 2차 전자 blur와 무작위성 등의 문제에 영향을 받을 것이다. 초점 심도 감소로 인해 30 nm 미만의 레지스트 두께가 필요하며, 이는 photon 흡수 감소로 확률적 효과를 증가시킨다. 20 nm 미만 피치를 목표로 하는 고NA EUV 시스템은 20% 미만의 조리개 채움으로 충분한 초점 심도를 얻기 어려운 큰 피치에는 적합하지 않다. 전자 blur는 최소 약 2 nm로 추정되며, 이는 고NA EUV 리소그래피의 이점을 상쇄할 만큼 크다.

Beyond EUV wavelength

약 6.7 nm의 훨씬 더 짧은 파장은 BEUV(Beyond EUV)라고 불리며, 현재 기술로는 충분한 dose를 보장하지 않으면 shot noise 효과가 더 심각할 것이다.

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[ 세미피디아] 광학 근접 보정(Optical Proximity Correction, OPC)이란?

전자공학과 학생 — Wed, 10 Apr 2024 12:27:28 +0900

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광학 근접 보정(Optical Proximity Correction, OPC)

https://en.wikipedia.org/wiki/Optical_proximity_correction

https://www.youtube.com/watch?v=B58FRviIPOE&pp=ygUcT3B0aWNhbCBQcm94aW1pdHkgQ29ycmVjdGlvbg%3D%3D

광학 근접 보정(Optical Proximity Correction, OPC)은 회절 또는 공정 효과로 인한 이미지 오류를 보정하기 위해 일반적으로 사용되는 사진 석판술 향상 기술입니다. OPC가 필요한 이유는 실리콘 웨이퍼 위에 에칭된 이미지에서 설계 의도대로 가장자리 위치를 유지하기 어렵다는 광학적 한계 때문입니다.
이러한 투영 이미지에는 설계된 것보다 더 좁거나 더 넓은 선폭과 같은 불규칙성이 나타날 수 있으며, 이는 사진 마스크 패턴을 변경하여 보상할 수 있습니다. 모서리가 둥글어지는 등의 다른 왜곡은 광학 이미징 도구의 해상도에 의해 유발되며 보정하기 어렵습니다. 이러한 왜곡이 수정되지 않으면 제조된 것의 전기적 특성을 크게 변경할 수 있습니다.
광학 근접 보정은 사진 마스크에 쓰여진 패턴의 가장자리를 이동하거나 추가 다각형을 추가하여 이러한 오류를 수정합니다. 이는 특징의 폭과 간격에 기반한 미리 계산된 룩업 테이블(규칙 기반 OPC)이나, 최종 패턴을 동적으로 시뮬레이션하여 가장자리 이동을 유도하는 컴팩트 모델(모델 기반 OPC)을 사용하여 수행할 수 있습니다. 목표는 반도체 웨이퍼 위에 설계자가 그린 원래 레이아웃을 최대한 재현하는 것입니다.
OPC의 두 가지 주요 이점은 밀도가 다른 영역 간의 선폭 차이 보정과 선단 단축 보정입니다. 전자의 경우 산란 막대(해상 가능한 선 옆에 배치된 부해상 선)와 선폭 조정을 함께 사용할 수 있습니다. 후자의 경우 선단에 "개구렬" 기능을 생성할 수 있습니다. OPC는 마스크 제작 복잡도 증가로 인한 비용 영향이 있습니다.

OPC(광학 근접 보정)의 예시 그림이다. 청색의 Γ 모양은 웨이퍼에 인쇄하고 싶은 패턴이며, 녹색은 광학 근접 보정을 적용한 후 마스크 상의 패턴이고, 적색 윤곽선은 실제 웨이퍼에 인쇄되는 모습이다(청색 타겟에 매우 근접한다).

https://www.youtube.com/watch?v=n9B_vtFXjXE&pp=ygUcT3B0aWNhbCBQcm94aW1pdHkgQ29ycmVjdGlvbg%3D%3D

k1 계수의 영향

전통적인 회절 제한 해상도는 Rayleigh 기준에 따라 0.61λ/NA로 주어집니다. 여기서 NA는 개구수, λ는 광원 파장입니다. 임계 특징 폭을 이 값과 비교하기 위해 k1 매개변수를 정의할 수 있습니다. 그러면 특징 폭은 k1λ/NA가 됩니다. k1이 1보다 작은 밀집 특징은 동일 크기의 고립 특징보다 OPC의 이점을 덜 받습니다. 이는 밀집 특징의 공간 주파수 스펙트럼에 구성 요소가 더 적기 때문입니다.

조명 및 공간 coherence의 영향

조명원의 coherence 정도는 그 각도 범위와 개구수의 비율로 결정됩니다. 이 비율을 부분 coherence 계수 σ라고 합니다. σ는 패턴 품질과 OPC 적용에 영향을 줍니다. 영상면의 coherence 거리는 약 0.5λ/(σNA)입니다. 이 거리 이상 떨어진 두 영상점은 상관관계가 없어 OPC를 더 단순하게 적용할 수 있습니다. 실제로 이 거리는 σ가 1에 가까운 값에 대해 레일리 기준과 매우 가깝습니다.

관련된 점은 OPC의 사용이 조명 요구 사항을 변경하지 않는다는 것입니다. 편향 조명이 필요한 경우, OPC를 사용하여 축 조명으로 전환할 수 없습니다. 왜냐하면 축 조명의 경우, 편향 조명이 필요한 경우 이미징 정보가 최종 개구를 벗어나 흩어지기 때문입니다. 이는 이미징을 방해합니다.

컨택 패턴에 적용된 OPC입니다. 마스크 레이아웃(상단)에서의 에지 수정으로 인해, 오른쪽 열 중앙에 위치한 컨택이 웨이퍼 인쇄 이미지(하단)에서 크기가 작아졌습니다.

광학 투영 시스템의 수차는 초점 심도에 영향을 줄 수 있습니다. OPC를 사용하면 초점 심도 개선 효과가 크지만, 수차로 인해 이를 상쇄할 수 있습니다. 적절한 조명각이 필요합니다.

광학 투영 시스템의 수차는 파면 또는 조명 각도의 스펙트럼이나 확산을 변형시키는데, 이는 초점 심도에 영향을 미칠 수 있습니다. OPC의 사용은 초점 심도에 상당한 이점을 제공할 수 있지만, 수차는 이러한 이점보다 더 크게 상쇄할 수 있습니다. 좋은 초점 심도를 위해서는 회절된 빛이 광축과 유사한 각도로 여행할 필요가 있고, 이를 위해서는 적절한 조명 각도가 필요합니다. 적절한 조명 각도를 가정할 때, OPC는 주어진 피치에 대해 더 많은 회절된 빛을 올바른 각도로 유도할 수 있지만, 올바른 조명 각도가 없으면 이러한 각도가 발생하지 않을 것입니다.

https://www.youtube.com/watch?v=VcBl6yhFrDo&pp=ygUcT3B0aWNhbCBQcm94aW1pdHkgQ29ycmVjdGlvbg%3D%3D

다중 노광의 영향

k₁ 요소가 지난 기술 세대에 걸쳐 지속적으로 축소되어 온 것으로, 회로 패턴을 생성하기 위해 다중 노광으로 이동할 필요성이 더욱 현실화되고 있습니다. 이 접근 방식은 OPC의 적용에 영향을 미칠 것이며, 각 노광에서 나온 이미지 강도의 합을 고려해야 합니다. 이는 상호 보완적인 포토마스크 기술에 해당하는 경우로, 교대 개구 위상 이동 마스크와 전통적인 바이너리 마스크의 이미지가 함께 더해집니다.

다중 식각 패터닝의 영향

동일 층을 패터닝하기 위해 반복적인 포토레지스트 코팅, 증착, 식각을 하는 다중 층 패터닝에서는 설계 규칙을 느슨하게 할 수 있습니다. 이 경우 사용되는 노광 장비에 따라 OPC가 달라집니다.

오늘날의 OPC 적용

오늘날, OPC는 전자 설계 자동화(EDA) 벤더들로부터 제공되는 상업용 패키지 없이는 거의 사용되지 않습니다. 알고리즘, 모델링 기술의 발전과 대규모 컴퓨팅 파워의 사용으로, 가장 중요한 패터닝 레이어들이 130 nm 디자인 규칙(모델 기반 OPC가 처음 사용된 시점)부터 가장 진보된 디자인 규칙에 이르기까지 하룻밤 사이에 수정될 수 있게 되었습니다. 고급 노드로의 진화에 따라 복잡한 OPC가 필요한 레이어의 수가 증가했으며, 이전에는 비중요 레이어로 간주되었던 것들도 이제 보상이 필요하게 되었습니다.

OPC의 사용은 오늘날 흔히 마주치는 낮은 k₁ 특징에만 국한되지 않으며, 정확하게 모델링할 수 있는 어떠한 원하는 이미지 보정 체계에도 적용될 수 있습니다. 예를 들어, 전자빔 리소그래피에서의 근접 효과 보정은 상업용 전자빔 리소그래피 도구에서 자동화된 기능으로 포함되어 있습니다. 많은 비리소그래피 공정들이 자체 근접 효과를 나타내는 것처럼, 예를 들어 화학 기계적 연마나 플라즈마 식각 등, 이러한 효과들은 원래의 OPC와 혼합될 수 있습니다.

https://www.youtube.com/watch?v=7o2c59DQ2jA&pp=ygUcT3B0aWNhbCBQcm94aW1pdHkgQ29ycmVjdGlvbg%3D%3D

부해상 보조 특징(SRAF)

SRAF는 목표 특징 인쇄를 돕는 특징이지만 자체적으로 인쇄되지 않는 것입니다. SRAF의 인쇄는 수율 저하 요인이 되므로 OPC 모델을 사용하여 제거해야 합니다. SRAF는 높은 공간 주파수 성분을 강화하여 고립 특징의 초점 심도를 향상시킬 수 있지만, 적절한 조명각이 필요합니다.

주 회로와 보조 특성의 광학 근접 보정.

서브해상도 보조 특성(SRAFs)은 대상 특성과 분리되어 있지만, 그것들의 인쇄를 돕는 기능을 하며 스스로 인쇄되지는 않는 특성들입니다. SRAFs를 인쇄하는 것은 중요한 수율 감소 요인이며, 원치 않는 인쇄가 발생할 수 있는 SRAFs를 결정하고 제거하기 위해 추가적인 OPC 모델이 필요합니다. SRAFs는 대상 특성의 크기 조정 및/또는 첨부물보다 회절 스펙트럼에 더 두드러진 효과를 가집니다. 인쇄하지 않는다는 요구 사항은 그 사용을 낮은 용량으로만 제한합니다. 이는 확률적 효과와 관련된 문제를 일으킬 수 있습니다. 따라서, 그들의 주요 적용은 고립된 특성들의 초점 깊이를 개선하는 것입니다(밀집된 특성은 SRAF 배치를 위한 충분한 공간을 남기지 않습니다).

보조 특성 OPC. 보조 특성의 사용은 고립된 특성 이미지를 밀집된 특성 이미지에 더 가깝게 만들지만, 보조 특성 자체가 실수로 인쇄될 수 있습니다.

https://www.youtube.com/watch?v=KmS4OtIJ5vc&pp=ygUcT3B0aWNhbCBQcm94aW1pdHkgQ29ycmVjdGlvbg%3D%3D

SRAFs가 에너지를 더 높은 공간 주파수나 회절 차수로 재분배하기 때문에, 초점 깊이는 조명 각도(공간 주파수나 회절 차수의 스펙트럼 중심) 및 피치(공간 주파수나 회절 차수의 분리)에 더 의존하게 됩니다. 특히, 다른 SRAFs(위치, 모양, 크기)는 다른 조명 사양을 초래할 수 있습니다. 실제로, 특정 피치는 특정 조명 각도에서 SRAFs의 사용을 금지합니다. 피치는 보통 미리 결정되기 때문에, SRAF OPC를 사용하더라도 일부 조명 각도는 피해야 합니다. 일반적으로, SRAFs는 완전한 해결책이 될 수 없으며, 밀집한 경우에는 접근할 수는 있지만 일치시킬 수는 없습니다.

SRAFs에 대한 초점 이탈 효과. 초점 이탈은 보조 특성의 인쇄를 허용함으로써 보조 특성의 이점을 여전히 제한할 수 있습니다.

https://semi52.tistory.com/82

[세미피디아] EUV란? (Extreme ultraviolet lithography)

EUV란? 극자외선 리소그래피(EUVL, 또는 EUV라고도 알려지고 있다)는 반도체 산업에서 집적회로(IC)를 제조하는 데 사용되는 최첨단 기술이다. 이는 극자외선(EUV) 광선을 사용하여 실리콘 웨이퍼 위

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[ 세미피디아] Computational lithography란?

전자공학과 학생 — Wed, 10 Apr 2024 12:20:47 +0900

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https://www.chetanpatil.in/the-computational-semiconductor-lithography/

https://en.wikipedia.org/wiki/Computational_lithography

Computational lithography

계산 사진 석판술(Computational lithography, 또는 계산 축소라고도 함)은 사진 석판술(photolithography)을 통해 달성할 수 있는 해상도를 향상시키기 위한 수학적 및 알고리즘적 접근 방식의 집합입니다. 계산 사진 석판술은 2008년 반도체 산업이 22나노미터 CMOS 마이크로 제조 공정으로의 전환과 관련된 과제에 직면했을 때 사진 석판술 기술의 최전선에 부각되었으며, 반도체 트랜지스터 제조의 설계 노드 및 토폴로지를 더욱 줄이는 데 필수적인 역할을 해왔습니다.

https://www.youtube.com/watch?v=HxyM2Chu9Vc&pp=ygUZQ29tcHV0YXRpb25hbCBsaXRob2dyYXBoeQ%3D%3D

역사

계산 사진 석판술은 컴퓨터를 사용하여 마이크로 사진 석판 구조를 인쇄하는 것을 의미합니다. 초기 작업은 1980년대 초반에 NSA의 Chris Mack, IBM의 Rick Dill, 캘리포니아 대학교 버클리 캠퍼스의 Andy Neureuther에 의해 수행되었습니다. 이러한 도구는 저항체에 대해 몇 평방 마이크로미터로 제한되어 있는 알고리즘으로 인해 사진 석판 공정 최적화로 제한되었습니다. 모델 양식을 사용하는 최초의 상용 전칩 광학 근접 보정(OPC)은 1997년경 TMA(현재 Synopsys의 자회사)와 Numerical Technologies(Synopsys의 일부)에 의해 구현되었습니다.

그 이후 시장과 복잡성이 크게 성장했습니다. 180nm 및 130nm 노드에서 부파 기능, 위상 전이 마스크와 같은 RET(Resolution Enhancement Technology) 기술이 OPC와 함께 사용되기 시작했습니다. 65nm에서 45nm 노드로 전환할 때 고객들은 설계 규칙만으로는 수율 제한 hot spot 없이 인쇄를 보장하기 어렵고, 테이프아웃 시간도 수천 개의 CPU나 수 주의 실행 시간이 필요할 수 있다는 우려를 표했습니다. 이러한 45nm 공정 노드로의 전환에 따른 계산 복잡성의 지수적 증가 예측은 제조를 위한 설계 분야의 벤처 캐피털 투자를 촉발했습니다.

https://www.youtube.com/watch?v=_bhEDQzNQ-c&list=PLwYzDeSMOcCwjs0D7I9V6T01QVcJ-1Dho

이 문제를 해결하기 위한 자체 혁신적인 솔루션을 홍보하는 여러 스타트업 기업들이 등장했고, 맞춤형 하드웨어 가속에서 역 사진 석판술과 같은 근본적으로 새로운 알고리즘에 이르기까지 다양한 기술이 제안되었습니다. 그러나 기존의 OPC 공급업체들은 고객을 유지할 수 있었고, RET와 OPC를 이전 노드와 마찬가지로 함께 사용했지만 더 많은 층과 더 큰 데이터 파일로, 그리고 새로운 알고리즘과 멀티코어 범용 프로세서의 발전으로 턴어라운드 시간 문제도 해결했습니다. '계산 사진 석판술'이라는 용어는 2005년 ASML 자회사인 Brion Technology에 의해 처음 사용되었으며, 이후 업계에서 전칩 마스크 합성 솔루션을 설명하는 용어로 사용되고 있습니다.

현재는 처리량과 기능뿐만 아니라 소스 마스크 최적화(SMO)와 같은 새로운 계산 사진 석판술 기술도 주목받고 있습니다. 오늘날 모든 주요 마스크 합성 벤더들은 22나노미터 공정에 필요한 마스크 합성 기술 세트를 설명하기 위해 '계산 사진 석판술'이라는 용어를 사용하고 있습니다.

https://www.chetanpatil.in/the-computational-semiconductor-lithography/

계산 사진 석판술의 구성 기술

계산 사진 석판술은 최첨단 포토마스크의 성능(해상도 및 대비)을 향상시키기 위해 다양한 수치 시뮬레이션을 활용합니다. 포함되는 기술에는 해상도 향상 기술(RET), 광학 근접 보정(OPC), 소스 마스크 최적화(SMO) 등이 있습니다. 이러한 기술들은 기술적 실현 가능성과 엔지니어링적 합리성에 따라 채택도가 다양합니다.

해상도 향상 기술

해상도 향상 기술은 90 나노미터 세대부터 사용되기 시작했으며, 회절 광학의 수학을 사용하여 웨이퍼 표면에서 해상도를 향상시키는 간섭 패턴을 사용하는 다층 위상 전이 포토마스크를 지정합니다.

https://www.youtube.com/watch?v=Zs1XZaimaUs&pp=ygUZQ29tcHV0YXRpb25hbCBsaXRob2dyYXBoeQ%3D%3D

광학 근접 보정

광학 근접 보정은 회절 관련 흐림 및 과소 노출의 영향을 상쇄하기 위해 계산 방법을 사용하여 마스크 내부 기하학을 수정합니다. 예를 들어 주변 기하학의 밀도에 따라 선폭을 조정하거나, 선 끝에 "개구렬"을 추가하여 선 단축을 방지하는 등의 방법을 사용합니다.

OPC는 규칙 기반과 모델 기반으로 크게 나뉩니다. OPC를 역 영상 문제로 처리하는 역방향 사진 석판술 기술도 유용한 기법이 될 수 있습니다.

렌즈 시스템 및 포토레지스트의 복잡한 모델링

RET와 OPC에 사용되는 모델 외에도 계산 사진 석판술은 스캐너의 신호를 활용하여 OPC 모델의 정확성을 높이는 등 칩 제조성과 수율을 개선하는 방법을 사용합니다. 예를 들어 렌즈 조리개의 편광 특성, 스테퍼 렌즈의 Jones 행렬, 포토레지스트 스택의 광학 매개변수, 포토레지스트를 통한 확산, 스테퍼 조명 제어 변수 등이 있습니다.

계산 작업량

이러한 방법들의 계산 작업량은 막대합니다. 한 추정에 따르면 최첨단 집적 회로에 대한 초점 및 노출 변화를 고려하여 OPC 기하학을 조정하는 데 약 100 CPU-년의 컴퓨터 시간이 소요될 것으로 추정됩니다. 이는 광원의 3D 편광 모델링이나 제조용 계산 사진 석판술 마스크 제작 흐름에 필요한 여러 시스템 모델링은 포함되지 않습니다. ASML 자회사인 Brion Technologies는 계산 사진 석판술 계산 전용 하드웨어 가속기를 판매하고 있습니다.

193nm 심자외선 사진 석판술

사진 석판술을 통한 해상도 향상은 무어의 법칙을 이끌어온 주요 동력이었습니다. 해상도 향상을 통해 집적 회로에서 더 작은 기하학을 인쇄할 수 있게 되었습니다. 일반적으로 사진 석판술에 사용되는 투영 시스템이 인쇄할 수 있는 최소 특징 크기는 대략 다음과 같이 주어집니다:

CD = k1 * λ/NA

여기서 CD는 최소 특징 크기(임계 치수), λ는 사용되는 광원의 파장, NA는 웨이퍼에서 보이는 렌즈의 개구수, k1은 공정 관련 계수입니다.

역사적으로 사진 석판술의 해상도 향상은 점점 짧은 파장의 스테퍼 광원 진화 - 수은 램프 기반의 "g-line"(436nm) 및 "i-line"(365nm)에서 193nm 심자외선 엑시머 레이저 기반 시스템까지 - 를 통해 달성되었습니다. 그러나 극자외선 리소그래피와 X선 리소그래피의 해결 불가능한 문제로 인해 더 짧은 파장 광원으로의 진화가 지연되어, 반도체 제조업체들은 193nm 광학 리소그래피 시스템을 계속 사용해야 했습니다.

https://www.youtube.com/watch?v=UxfGFjgqBjM&pp=ygUZQ29tcHV0YXRpb25hbCBsaXRob2dyYXBoeQ%3D%3D

해상도를 높이기 위한 다른 노력으로는 개구수 증가를 통한 침지 리소그래피가 있습니다. 파장 감소나 개구수 증가를 통한 추가적인 해상도 향상이 기술적으로나 경제적으로 실현 가능하지 않게 되자, k1 계수를 줄이는 데 많은 관심이 집중되었습니다. 위상 전이 포토마스크와 같은 공정 개선을 통해 k1 계수를 줄일 수 있었고, 이를 통해 193nm 심자외선을 사용하는 32나노미터 CMOS 공정 기술을 실현할 수 있었습니다.

그러나 ITRS 로드맵에 따르면 2011년까지 22나노미터 노드 사용이 예정되어 있어, 사진 석판술 연구자들은 22나노미터 기술을 제조 가능하게 하기 위한 추가적인 개선책을 개발해야 했습니다. 수학적 모델링의 증가는 오래전부터 진행되어 왔지만, 그러한 계산의 정도와 비용이 높아짐에 따라 변화하는 환경을 설명하기 위해 '계산 사진 석판술'이라는 새로운 용어가 정의되었습니다.

https://www.youtube.com/watch?v=rXWOiWQ8zwo&pp=ygUZQ29tcHV0YXRpb25hbCBsaXRob2dyYXBoeQ%3D%3D

https://semi52.tistory.com/79

[세미피디아] 광학 근접 보정(Optical Proximity Correction, OPC)이란?

광학 근접 보정(Optical Proximity Correction, OPC) https://en.wikipedia.org/wiki/Optical_proximity_correction 광학 근접 보정(Optical Proximity Correction, OPC)은 회절 또는 공정 효과로 인한 이미지 오류를 보정하기 위해 일

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[ 세미피디아] Photolithography란?

전자공학과 학생 — Tue, 9 Apr 2024 18:20:52 +0900

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Photolithography

https://www.slideserve.com/toshi/photolithography

https://en.wikipedia.org/wiki/Photolithography

intro

반도체 집적 회로 제조에 사용되는 공정인 감광 식각(photolithography)은 빛을 이용하여 기판(일반적으로 실리콘 웨이퍼)에 패턴을 전사하는 과정이다.

이 공정은 먼저 감광성 물질인 감광액을 기판에 도포하는 것으로 시작한다. 그 다음 원하는 패턴이 담긴 포토마스크를 감광액 위에 놓고 빛을 조사하면, 노출된 부분의 감광액이 화학적 변화를 겪게 된다. 이후 현상 과정을 거쳐 기판에 패턴이 전사된다.

일반적으로 자외선(UV)이 사용된다.

감광 식각 공정은 사용되는 빛의 종류에 따라 자외선 식각, 극자외선 식각, X선 식각 등으로 분류된다. 사용되는 빛의 파장은 감광액에 형성될 수 있는 최소 feature 크기를 결정한다.

감광 식각은 반도체 소자 및 메모리, 마이크로프로세서와 같은 집적 회로 제조에 가장 널리 사용되는 방법이다. 이 방법은 매우 작은 크기의 패턴을 형성할 수 있고, 패턴의 형상과 크기를 정밀하게 제어할 수 있다. 또한 한 번에 전체 웨이퍼에 패턴을 형성할 수 있어 빠르고 비용 효율적이다. 복잡한 집적 회로에서는 이 공정이 50회 이상 반복될 수 있다. 감광 식각은 마이크로 전자 기계 시스템 제작에도 중요한 기술이다. 그러나 완전히 평평하지 않은 표면에서는 사용할 수 없으며, 칩 제조 공정과 마찬가지로 매우 청정한 환경이 요구된다.

포토리소그래피는 반도체 집적 회로("IC" 또는 "칩") 제조에 가장 일반적인 방법이다. 이는 고체 메모리 및 마이크로프로세서와 같은 것들을 제작한다. 나노미터 크기까지 매우 작은 패턴을 만들어낼 수 있다. 그것은 제작된 물체의 형태와 크기를 정밀하게 제어할 수 있다. 단일 단계에서 전체 웨이퍼에 걸쳐 패턴을 만들어낼 수 있으며, 빠르고 비용도 비교적 낮다. 복잡한 집적 회로에서 웨이퍼는 50회까지 포토리소그래피 사이클을 거칠 수 있다. 또한 이는 마이크로전자기계 시스템 제작과 같은 일반적인 마이크로 제작에 중요한 기술이다. 그러나 포토리소그래피는 완벽하게 평평하지 않은 표면에서 마스크를 생산할 수 없다. 그리고 모든 칩 제조 공정과 마찬가지로, 극도로 깨끗한 작동 환경이 요구된다.

포토리소그래피는 패턴화된 박막을 생성하는 공정의 하위 범주인 마이크로리소그래피의 일종이다. 이 더 광범위한 범주에는 제어가능한 전자선 사용, 나노 임프린팅, 간섭, 자기장 또는 탐침 주사와 같은 다른 기술들이 포함된다. 보다 더 광범위한 수준에서, 이는 마이크로 및 나노 구조의 유도된 자기조립과 경쟁할 수 있다.

포토리소그래피는 사진술과 일부 근본적인 원리를 공유하는데, 사진 레지스트에 패턴이 만들어지는 것은 빛에 노출시켜서이다 - 렌즈를 통한 직접 투영이나, 기판 위에 직접 배치된 마스크를 조명하는 접촉 인쇄와 같은 방식이다. 이 기술은 인쇄 회로 기판을 만드는 데 사용되는 방법의 고정밀 버전으로 볼 수 있다. 이름은 종이에 대한 리소그래픽 인쇄를 위해 사진 플레이트를 만드는 전통적인 사진법에 대한 느슨한 유추에서 유래했지만, 그 후 공정의 여러 단계는 전통적인 리소그래피보다는 식각과 더 많은 공통점이 있다.

일반적인 포토레지스트는 일반적으로 수지, 감광제 및 용매의 세 가지 구성 요소로 되어 있다.

포토, 리소, 그래피라는 단어의 어원은 모두 그리스어에서 유래했으며, 각각 '빛', '돌', '쓰기'라는 의미를 가지고 있다. 이 단어들이 합성되어 만든 '포토리소그래피'라는 용어에서 암시되듯이, 포토리소그래피는 빛이 필수적인 역할을 하는 인쇄 방식이다(본래 석회암 인쇄판 사용에 기반한다).

https://www.youtube.com/watch?v=oBKhN4n-EGI&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

역사

1820년대, 니시포르 니엡스는 최초의 포토레지스트로 유대 아스팔트인 비투멘을 사용한 사진 공정을 발명했다. 금속, 유리 또는 돌 시트에 얇게 코팅된 비투멘은 빛에 노출된 부분에서 덜 용해되었고, 노출되지 않은 부분은 적절한 용매로 씻어내면 그 아래의 재료가 드러났으며, 산 욕조에서 화학적으로 식각하여 인쇄판을 만들었다. 비투멘의 광감도는 매우 낮아 매우 긴 노출이 필요했지만, 더 민감한 대안이 후에 소개되었음에도 불구하고 저렴한 비용과 강산에 대한 뛰어난 내성으로 인해 20세기 초까지 상용화되었다.

1940년, 오스카르 쉬스는 디아조나프토퀴논을 사용하여 반대 원리로 작동하는 포지티브 포토레지스트를 만들었는데, 코팅이 초기에는 불용성이었다가 빛에 노출되면 용해되었다. 1954년에 루이스 플램벡 주니어가 제판 과정을 더 빠르게 만든 Dycryl 고분자 활자 인쇄판을 개발했다. 포토레지스트 개발은 처음에 배치 처리로 이루어졌는데, 웨이퍼를 개발액 욕조에 담그는 방식이었지만, 공정 제어를 개선하기 위해 최근에는 한 웨이퍼씩 개별적으로 처리하는 단일 웨이퍼 공정이 이루어지고 있다.

1952년, 미 군대는 제임스 R. 납(James R. Nall)과 제이 더블유 래스롭(Jay W. Lathrop)을 국립표준국(National Bureau of Standards)에 배치했는데, 이후 이 기관은 해리 다이아몬드 연구소(Harry Diamond Laboratories)로 통합되었고 현재는 미국 육군 연구소(United States Army Research Laboratory)가 되었다. 이들은 근접 신관(proximity fuze) 내부의 제한된 공간에 필요한 회로를 더 작게 만드는 방법을 찾는 과제를 받았다.

금속 항공기 날개의 리벳 구멍 경계를 표시하는 데 사용되는 감광성 액체인 포토레지스트의 응용에서 영감을 얻은 납은 유사한 공정을 사용하여 트랜지스터의 게르마늄을 보호하고 표면에 빛으로 패턴을 만들 수 있다고 결정했다. 개발 과정에서 래스롭과 납은 이 기술을 사용하여 트랜지스터가 포함된 2D 소형 하이브리드 집적 회로를 성공적으로 만들어냈다.

1958년 IRE 전자 장치 전문가 그룹(PGED) 회의에서 래스롭과 납은 사진 기술을 사용하여 트랜지스터를 제작하는 방법을 처음 발표했고, 이 공정을 설명하기 위해 "포토리소그래피"라는 용어를 채택했다.

전통적인 리소그래픽 인쇄와 달리 전자 부품의 포토리소그래피는 "마스터" 역할을 하는 돌을 식각하는 것이 아니라 금속 복제본을 식각하는 것이지만, 래스롭과 납은 "포토에칭"보다는 "포토리소그래피"라는 용어가 "하이테크"하게 들린다고 선택했다. 회의 1년 후인 1959년 6월 9일 래스롭과 납의 포토리소그래피 특허가 공식 승인되었다. 포토리소그래피는 이후 최초의 반도체 IC 및 최초의 마이크로칩 개발에 기여했다.

https://www.youtube.com/watch?v=Csr33IuUIwk&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

공정

반도체 마이크로 제작 과정에서 포지티브 포토레지스트를 사용하는 건식 식각의 단순화된 그림이다.

포토리소그래피의 한 번의 반복은 연속적인 여러 단계로 구성된다. 현대 클린룸에서는 자동화된 로봇 웨이퍼 트랙 시스템을 사용하여 이 과정을 조율한다. 다음에 설명되는 절차에는 희석제와 같은 일부 고급 처리 기술이 생략되어 있다. 포토리소그래피 공정은 웨이퍼 트랙과 스테퍼/스캐너에 의해 수행되며, 웨이퍼 트랙 시스템과 스테퍼/스캐너가 나란히 설치된다. 웨이퍼 트랙 시스템은 웨이퍼 코터/개발기 시스템으로도 알려져 있으며, 동일한 기능을 수행한다.

반도체 마이크로패브리케이션의 포토리소그래피 공정 중 양성 포토레지스트를 사용한 건식 식각의 단순화된 도식 (실제 크기와는 다름).

https://www.youtube.com/watch?v=emUoFq5nRZM&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

세정

웨이퍼 표면에 유기 또는 무기 오염물이 있는 경우, 일반적으로 습식 화학 처리, 예를 들어 과산화수소를 포함하는 용액을 기반으로 하는 RCA 세정 절차를 통해 제거한다. 트리클로로에틸렌, 아세톤 또는 메탄올로 만든 다른 용액도 세정에 사용될 수 있다.

준비

웨이퍼는 먼저 웨이퍼 표면에 존재할 수 있는 모든 수분을 제거하기 위해 150°C에서 10분 동안 가열된다. 저장되었던 웨이퍼는 오염 물질을 제거하기 위해 화학적으로 세정되어야 한다. 헥사메틸디실라잔(HMDS)과 같은 액체 또는 기체 "접착 촉진제"가 포토레지스트의 웨이퍼 접착을 향상시키기 위해 적용된다. 웨이퍼 표면의 이산화규소 층이 HMDS와 반응하여 소수성 층을 형성하는데, 이는 개발 과정에서 포토레지스트 구조물의 들뜸을 방지한다. 이미지 개발을 확실히 하기 위해 120°C에서 안정화시키면서 hotplate 위에 덮어두고 말리는 것이 가장 좋다.

https://www.youtube.com/watch?v=IMptIcviR0Y&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

포토레지스트 도포

웨이퍼는 스핀 코팅 방식으로 포토레지스트 액체로 덮인다. 이렇게 하면 레지스트의 상부 층이 빠르게 웨이퍼 가장자리에서 밀려 나오는 반면 하부 층은 웨이퍼를 따라 천천히 퍼져나가, 레지스트의 "융기" 또는 "능선"을 제거하고 매우 평평한 층을 만들 수 있다. 그러나 점성이 높은 필름은 웨이퍼 또는 포토마스크 가장자리에 레지스트 두께가 증가된 부분인 큰 엣지 비드를 만들어낼 수 있다. 종종 이 추가 레지스트를 제거하기 위해 노즐로 엣지 비드 제거(EBR)가 수행된다. 최종 두께는 또한 레지스트에서 액체 용매의 증발에 의해 결정된다. 매우 작고 밀집된 특징(125nm 미만)의 경우, 높은 종횡비에서 붕괴 효과를 극복하기 위해 더 얇은 레지스트 두께(0.5μm 미만)가 필요하며, 일반적인 종횡비는 4:1 미만이다.

포토레지스트가 코팅된 웨이퍼는 then 핫플레이트에서 90 - 100°C로 30 - 60초간 bektop되어 잉여 포토레지스트 용매가 제거된다. BARC(Bottom Anti-Reflectant Coating)가 포토레지스트 전에 적용되어 포토레지스트 아래 반사를 방지하고 45nm 이하와 같은 더 작은 반도체 노드에서 포토레지스트 성능을 향상시킨다. TARC(Top Anti-Reflectant Coating)도 있다. EUV 리소그래피는 금속 산화물 포토레지스트를 사용할 수 있다는 점에서 독특하다.

노출 및 현상

프리베이킹 후, 포토레지스트가 강한 빛 패턴에 노출된다. 빛 노출로 인해 화학적 변화가 일어나 특수 용액인 현상액으로 일부 포토레지스트를 제거할 수 있게 된다. 가장 일반적인 양성 포토레지스트는 노출되면 현상액에 용해되며, 음성 포토레지스트는 노출되지 않은 부분이 현상액에 용해된다.

현상 전에 포스트-노출 베이크(PEB)가 수행되는데, 이는 입사광의 상쇄 및 보강 간섭 패턴으로 인한 스탠딩 웨이브 현상을 줄이는 데 도움이 된다. 극자외선 리소그래피에서는 화학적 증폭 레지스트(CAR) 화학이 사용된다. 이 레지스트는 PEB 시간, 온도 및 지연에 훨씬 더 민감한데, 레지스트가 광자에 의해 산을 생성하고 노출 반응(산 생성, 폴리머를 현상액의 염기에 용해시키는 화학 반응)이 주로 PEB에서 일어나기 때문이다.

현상액은 포토레지스트와 마찬가지로 스피너에서 공급된다. 초기 현상액에는 수산화나트륨(NaOH)이 포함되었지만, 나트륨은 MOSFET 제조에서 극도로 바람직하지 않은 오염물질로 간주되기 때문에, 현재는 테트라메틸암모늄 히드록사이드(TMAH)와 같은 금속 이온이 없는 현상액이 사용된다. 현상액 온도는 재킷팅된 호스를 사용하여 0.2°C 이내로 엄격하게 제어된다.

이렇게 현상된 웨이퍼는 비화학적 증폭 레지스트를 사용한 경우 120 - 180°C에서 20 - 30분간 하드베이크를 거친다. 하드베이크는 남은 포토레지스트를 고체화하여 향후 이온 주입, 습식 화학 식각 또는 플라즈마 식각에 내구성 있는 보호층을 만든다.

준비 단계부터 이 단계까지 포토리소그래피 절차는 포토리소그래피 스테퍼나 스캐너, 그리고 코터/개발기 두 대의 기계에 의해 수행된다. 이 두 기계는 일반적으로 나란히 설치되어 연결되어 있다.

식각 및 이온 주입

식각에서는 액체("습식") 또는 플라즈마("건식") 화학 시약이 포토레지스트로 보호되지 않은 기판의 최상층을 제거한다. 반도체 제조에서는 일반적으로 포토레지스트 패턴의 과도한 언더컷팅을 방지하기 위해 등방성이 가능한 건식 식각 기술이 사용된다. 이는 정의될 특징의 폭이 식각되는 물질의 두께와 유사하거나 더 작을 때(종횡비가 1에 접근할 때) 필수적이다. 습식 식각 공정은 일반적으로 등방성이며, 이는 현수 구조물을 기저층에서 "해방"해야 하는 MEMS에서 불가피하다.

저결함 등방성 건식 식각 공정 개발을 통해 레지스트에 photolithographically 정의된 점점 더 작은 특징들을 기판 재료로 전달할 수 있게 되었다.

포토레지스트 제거

포토레지스트가 더 이상 필요하지 않으면 기판에서 제거해야 한다. 이는 일반적으로 레지스트가 기판에 더 이상 부착되지 않도록 화학적으로 변경하는 액체 "레지스트 스트리퍼"가 필요하다. 또는 산소를 포함하는 플라즈마로 포토레지스트를 산화시켜 제거할 수도 있다. 이 프로세스는 플라즈마 애싱이라고 하며 건식 식각과 유사하다. 포토레지스트 제거를 위해 1-메틸-2-피롤리돈(NMP) 용매를 사용하는 방법도 있는데, 레지스트가 용해되면 80°C로 가열하여 잔류물 없이 용매를 제거할 수 있다.

https://www.youtube.com/watch?v=Kx1TenvQXTg&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

노출("인쇄") 시스템

노출 시스템은 일반적으로 포토마스크를 사용하여 웨이퍼에 이미지를 생성한다. 포토마스크는 일부 영역에서 빛을 차단하고 다른 영역에서는 통과시킨다. (마스크가 없는 리소그래피(maskless lithography)는 정밀한 빔을 마스크 없이 웨이퍼에 직접 투사하지만, 상업 공정에서는 널리 사용되지 않는다.) 노출 시스템은 마스크에서 웨이퍼로 이미지를 전달하는 광학 방식에 따라 분류될 수 있다.

포토리소그래피는 인쇄 전자보다 더 매끄러운 인쇄 층, 더 적은 파형 패턴, 더 정확한 드레인-소스 전극 등록 때문에 더 나은 박막 트랜지스터 구조를 생성한다.

365 nm 자외선 광을 사용하는 정렬기의 웨이퍼 트랙 부분

접촉 및 근접

가장 단순한 노출 시스템인 접촉 얼라이너는 포토마스크를 웨이퍼에 직접 접촉시키고 균일한 빛에 노출시킨다. 근접 얼라이너는 포토마스크와 웨이퍼 사이에 약 5마이크로미터의 간격을 유지한다. 두 경우 모두 마스크가 전체 웨이퍼를 덮어 모든 다이를 동시에 패터닝한다.

접촉 인쇄/리소그래피는 마스크와 웨이퍼를 모두 손상시킬 수 있어, 이것이 대량 생산에서 포기된 주된 이유였다. 접촉 및 근접 리소그래피는 전체 웨이퍼에 걸쳐 균일한 광도와 웨이퍼에 이미 있는 특징에 정확히 정렬된 마스크가 필요하다. 현대 공정에서 점점 더 큰 웨이퍼가 사용됨에 따라 이러한 조건이 점점 더 어려워진다.

연구 및 시작 공정은 비용이 저렴한 하드웨어를 사용할 수 있고 높은 광학 해상도를 달성할 수 있기 때문에 종종 접촉 또는 근접 리소그래피를 사용한다. 근접 리소그래피의 해상도는 파장과 간격 거리의 제곱근에 비례한다. 따라서 투영 리소그래피를 제외하고는 접촉 인쇄가 가장 좋은 해상도를 제공하는데, 간격 거리가 거의 0이기 때문이다(포토레지스트 자체의 두께는 무시). 또한 나노임프린트 리소그래피가 이 익숙한 기술에 대한 관심을 되살릴 수 있는데, 특히 소유권 비용이 낮을 것으로 예상되지만, 위에서 논의한 접촉 인쇄의 단점들은 여전히 도전과제로 남아있다.

투영

초대규모 집적 회로(VLSI) 리소그래피에서는 투영 시스템을 사용한다. 전체 웨이퍼를 덮는 접촉 또는 근접 마스크와 달리, 투영 마스크("레티클"이라고 함)는 한 개의 다이 또는 다이 배열("필드"라고 함)만 보여준다. 투영 노출 시스템(스테퍼 또는 스캐너)은 레티클을 웨이퍼에 여러 번 투영하여 완전한 패턴을 만든다. 스테퍼와 스캐너의 차이는 노출 동안 스캐너가 포토마스크와 웨이퍼를 동시에 이동시키는 반면, 스테퍼는 웨이퍼만 이동시킨다는 점이다. 접촉, 근접, 투영 마스크 얼라이너는 스테퍼보다 앞선 것으로, 노출 동안 포토마스크나 웨이퍼를 이동시키지 않으며 전체 웨이퍼를 덮는 마스크를 사용한다. 침지 리소그래피 스캐너는 렌즈와 웨이퍼 사이에 초순수 물을 두어 해상도를 높인다. 포토리소그래피의 대안은 나노임프린트 리소그래피이다. 웨이퍼에 투영할 수 있는 최대 이미지 크기를 레티클 한계라고 한다.

https://www.youtube.com/watch?v=m2WuoODe56U&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

포토마스크

마스크의 이미지는 컴퓨터화된 데이터 파일에서 시작한다. 이 데이터 파일은 일련의 다각형으로 변환되고, 포토리소그래피 공정을 사용하여 크롬 층으로 덮인 석영 기판에 씌어진다. 레이저 빔(레이저 기록기) 또는 전자 빔(전자빔 기록기)이 데이터 파일에 정의된 패턴을 노광하고, 기판 표면을 벡터 또는 래스터 스캔 방식으로 이동한다. 마스크의 포토레지스트가 노출되면 크롬이 식각되어 스테퍼/스캐너 시스템의 조명광이 통과할 수 있는 투명 경로가 만들어진다.

투영 시스템의 해상도

부분적인 응집 상태에서의 회절 차수 스펙트럼. 선-공간 패턴(피치<3 파장/NA)의 회절 차수 스펙트럼(3차까지)이 다른 색으로 표시되어 있으며, 이는 부분적인 응집 설정에서 다른 조명 각도를 나타냅니다.

포토리소그래피 클린룸의 여과된 형광등, 노란색 LED 또는 저압 나트륨등은 포토레지스트를 노출시키지 않도록 자외선이나 청색광을 포함하지 않는다. 이러한 광원의 방출 스펙트럼 때문에 이러한 공간들은 밝은 노란색을 띠게 된다.

부분 간섭 하의 회절 스펙트럼 부분 간섭 조건에서 선-공간 패턴(피치<3 파장/NA)의 회절 스펙트럼(3차 회절까지)은 다양한 조명 각도를 나타내는 서로 다른 색상으로 표시된다.

웨이퍼에 작은 특징의 선명한 이미지를 투영할 수 있는 능력은 사용되는 빛의 파장과 감쇠 렌즈 시스템이 조명된 마스크로부터 충분한 회절 차수를 포착할 수 있는 능력에 의해 제한된다. 최신 포토리소그래피 도구는 248nm(KrF) 및 193nm(ArF) 파장의 엑시머 레이저의 극자외선(DUV)을 사용하며, 이를 통해 최소 특징 크기를 50nm 까지 달성할 수 있다. 엑시머 레이저 리소그래피는 지난 20년간 무어의 법칙 발전에 핵심적인 역할을 해왔다.

포토리소그래피 클린룸에서 사용되는 필터링된 형광 조명, 노란색 LED 또는 저압 나트륨 조명은 포토레지스트를 노광시키지 않기 위해 자외선이나 파란색 빛을 포함하지 않습니다. 이러한 조명 기구에서 발생하는 빛의 스펙트럼은 거의 모든 공간을 밝은 노란색으로 만듭니다.

https://www.youtube.com/watch?v=BdhaSOQf2xA&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

투영 시스템이 인쇄할 수 있는 최소 특징 크기는 다음과 같이 근사된다:

CD = k1 * λ / NA

여기서 CD는 최소 특징 크기(임계 치수, 목표 설계 규칙 또는 "반 피치"라고도 함), λ는 사용된 빛의 파장, NA는 웨이퍼에서 보이는 렌즈의 수치 조리개이다.

k1 계수는 공정 관련 요인을 포함하며, 통상 생산의 경우 0.4이다. (k1은 실제로 레티클에 입사하는 광의 각도 및 세기 분포와 같은 공정 요인의 함수이다. 공정당 고정된다.) 계산 리소그래피를 통해 이 계수를 낮추면 최소 특징 크기를 줄일 수 있다.

조명 방향의 영향 온축 조명은 높은 대비를 제공하지만, 가장 작은 피치는 오프축 조명에 의해 해상된다.

레일리 기준은 투영된 이미지에서 두 점 사이의 거리를 유지하는 데 필요한 최소 분리를 정의한다.

이 방정식에 따르면, 최소 특징 크기는 파장을 줄이고 수치 조리개를 높여 줄일 수 있다. 그러나 이 설계 방법에는 상충되는 제약이 있 현대 시스템에서 초점 심도도 문제가 된다:

조명 방향의 영향. 축상 조명은 더 높은 대비를 제공하지만, 작은 피치를 해결하는 것은 축외 조명만 가능합니다.

D_F = k2 * λ / NA^2

여기서 k2는 다른 공정 관련 계수이다. 초점 심도는 포토레지스트의 두께와 웨이퍼의 지형 깊이를 제한한다. 고해상도 리소그래피 단계 전에 화학 기계적 연마가 종종 사용되어 지형을 평탄화한다.

레일리 기준은 투영된 이미지에서 두 점 사이의 거리를 보존하기 위한 최소 분리 거리를 정의합니다.

고전 광학에 따르면, 레일리 기준으로 k1=0.61이다. 두 점 사이의 거리가 1.22 파장/NA보다 작으면 두 점 사이의 거리가 유지되지 않고 두 점의 Airy 원반의 간섭으로 인해 더 커진다. 그러나 두 특징 간 거리는 초점 이동에 따라 변경될 수도 있다.

조명은 동일한 객체(이 경우 두 개의 밝은 선)의 보이는 피치에 상당한 영향을 미칠 수 있다.

피치가 양방향으로 줄어들면 단축된 특징의 직선 가장자리가 휘어진 가장자리로 왜곡된다.

피치가 더 좁아질수록 선 끝 사이의 갭(피치에 수직인 방향)이 더 넓어진다.

https://www.youtube.com/watch?v=52TnzJIxhjk&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

조명은 동일한 객체(이 경우 밝은 선의 한 쌍)의 이미지의 명백한 피치에 상당한 영향을 미칠 수 있습니다.

해상도는 2차원 환경에서도 자명하지 않다. 예를 들어, 더 좁은 선 피치로 인해 선 끝 사이의 갭(수직 방향)이 더 넓어진다. 더 근본적으로, 두 방향 모두 해상도 한계 근처에 있는 단축된 직사각형 특징의 직선 가장자리가 둥글어진다.

짧아진 특성의 직선 가장자리는 피치가 양방향으로 감소함에 따라 휘어진 가장자리로 왜곡됩니다.

고급 노드의 경우 파장보다는 흐림이 핵심 해상도 제한 요인이 된다. 최소 피치는 흐림 시그마/0.14로 주어진다. 흐림은 선량뿐만 아니라 양자 수율에 의해서도 영향을 받아, EUV의 경우 확률적 결함과 트레이드오프가 된다.

확률적 효과

DUV로 이미징된 특징은 EUV로 이미징된 것보다 가장자리 위치 변동성이 훨씬 적다.

빛은 광자로 구성되어 있으므로 저선량에서는 이미지 품질이 궁극적으로 광자 수에 달려 있다. 이것이 극자외선 리소그래피(EUVL)의 사용을 제한하는데, EUVL은 20 photon/nm2 정도의 낮은 선량만 사용할 수 있 더 짧은 파장(더 높은 에너지 광자)에서는 동일한 에너지 선량에 대해 더 적은 광자가 있기 때문이다. 이미지를 구성하는 광자가 더 적으면 가장자리 위치에 노이즈가 발생한다.

갭 너비 대 반피치. 선 피치가 더 타이트할수록 선의 끝 사이의 간격(피치에 수직으로)은 더 넓어집니다.

광자들은 여러 개의 광원 점에 걸쳐 분배된다. 노출 선량을 구성하는 광자들은 동일하게 조리개 내에 배치된 광원 점(여기서는 두 개 표시) 사이에 분배된다.

더 많은 회절 차수와 더 많은 조명 광원 점을 사용하는 큰 피치 패턴에서 확률적 효과는 더 복잡해질 것이다.

DUV(왼쪽)로 이미징된 특성은 EUV(오른쪽)로 이미징된 특성보다 훨씬 더 적은 가장자리 위치 변동성을 가집니다.

EUV 리소그래피에서 이차 전자는 확률적 특성을 악화시킨다.

https://www.youtube.com/watch?v=BnjT_Nr_Jvo&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

광원

리소그래피의 진화 과정 중 하나는 더 짧은 파장의 사용이었다. 동일한 광원이 여러 기술 세대에 걸쳐 사용될 수 있다는 점에 주목할 만하다.

광자는 여러 광원 지점에 나뉩니다. 노광량을 구성하는 광자는 동공 내에 위치한 광원 지점(여기서는 두 개가 표시됨)에 고르게 나뉩니다.

역사적으로 포토리소그래피는 수은이나 때로는 제논과 같은 noble gases와 결합된 가스 방전램프의 자외선을 사용해 왔다. 이러한 램프는 자외선 범위에서 여러 강한 피크를 가진 넓은 스펙트럼의 빛을 생성한다. 이 스펙트럼은 단일 스펙트럼선을 선택하도록 여과된다. 1960년대 초반부터 1980년대 중반까지 Hg 램프의 436nm("g라인"), 405nm("h라인") 및 365nm("i라인") 스펙트럼선이 리소그래피에 사용되었다. 그러나 반도체 산업의 더 높은 해상도(더 밀집되고 빠른 칩 생산)와 더 높은 처리량(더 낮은 비용) 요구에 따라 램프 기반 리소그래피 도구는 더 이상 업계의 고급 요구 사항을 충족할 수 없게 되었다.

리소그래피의 진화 경로 중 하나는 더 짧은 파장의 사용이었습니다. 동일한 광원이 여러 기술 세대에 걸쳐 사용될 수 있다는 점은 주목할 만합니다.

이 과제는 1982년 IBM의 Kanti Jain이 제안하고 입증한 엑시머 레이저 리소그래피로 해결되었다. 엑시머 레이저 리소그래피 기계(스테퍼와 스캐너)는 마이크로전자공학 생산의 주요 도구가 되었으며, 칩 제조의 최소 특징 크기를 1990년 800나노미터에서 2018년 7나노미터로 줄이는 데 기여했다. 이는 1960년 레이저 최초 실현 이후 50년 간의 역사에서 주요 이정표로 인정받았다.

리소그래피 시스템에서 일반적으로 사용되는 깊은 자외선 엑시머 레이저는 248nm 파장의 크립톤 플루오라이드(KrF) 레이저와 193nm 파장의 아르곤 플루오라이드(ArF) 레이저이다. 1980년대 엑시머 레이저 광원의 주요 제조업체는 Lambda Physik과 Lumonics였으며, 1990년대 중반 이후 Cymer Inc.가 주요 공급업체가 되었다. 엑시머 레이저는 특정 가스 혼합물로 작동하도록 설계되므로, 파장 변경은 쉽지 않 예를 들어 193nm 파장에서 공기에 의한 흡수가 크게 증가하므로, 193nm 이하로 가려면 진공 펌프와 퍼지 장비를 리소그래피 도구에 설치해야 한다.

침지 리소그래피를 사용하면 193nm ArF 엑시머 레이저로도 50nm 미만의 특징 크기를 구현할 수 있다. 이 기술을 통해 1.0을 초과하는 수치 개구수를 가진 광학계를 사용할 수 있 일반적으로 사용되는 액체는 초순수 탈이온수로, 렌즈와 웨이퍼 사이의 공기 갭보다 높은 굴절률을 제공한다. 이 물은 열 유발 왜곡을 제거하기 위해 지속적으로 순환된다. 물은 약 1.4까지의 NA만 허용하지만, 더 높은 굴절률의 유체를 사용하면 더 높은 NA를 달성할 수 있다.

리소그래피 파장을 변경하는 것은 흡수에 의해 크게 제한된다. 공기는 약 185nm 이하에서 흡수가 증가한다.

리소그래피 파장을 변경하는 것은 흡수에 의해 상당히 제한됩니다. 공기는 대략 185 nm 이하에서 흡수합니다.

현재 노출 시스템과 유사한 방식으로 F2 엑시머 레이저의 157nm 파장을 사용하는 실험용 도구가 제작되었다. 이 기술은 한때 65nm 노드에서 193nm 리소그래피를 대체하려 했지만, 침지 리소그래피 도입으로 인해 거의 모두 제거되었 이는 157nm 기술의 지속적인 기술적 문제와 193nm 엑시머 레이저 리소그래피 기술 계속 사용에 대한 강력한 인센티브를 제공한 경제적 고려 때문이었다.

높은 굴절률 침지 리소그래피는 193nm 리소그래피를 확장하는 최신 방법이다. 2006년 IBM은 이 기술을 사용하여 30nm 미만의 특징을 구현했으며, CaF2 칼슘 불화물 렌즈를 사용했다. 157nm에서의 침지 리소그래피도 탐구되었다.

UV 엑시머 레이저는 약 126nm(Ar2*용)까지 입증되었다. 수은 아크램프는 50~150V의 일정한 직류 전류를 유지하도록 설계되지만, 엑시머 레이저는 더 높은 해상도를 가집니다. 엑시머 레이저는 전기장에 의해 충전되는 불활성 및 할로겐 가스(Kr, Ar, Xe, F, Cl)로 채워진 기체 기반 광 시스템이다. 주파수가 높을수록 이미지 해상도가 높아집니다. KrF 레이저는 4kHz의 주파수로 작동할 수 있 수은 아크램프보다 고주파로 작동할 뿐만 아니라, 엑시머 레이저는 더 진보된 기계와도 호환된다. 또한 더 먼 거리(최대 25m)에서 작동하고 일련의 거울과 항반사 코팅 렌즈로 정확도를 유지할 수 있다.러 레이저와 거울을 설치하면 에너지 손실을 최소화할 수 있으며, 렌즈에 항반사 코팅이 되어 있어 레이저에서 나온 빛의 강도가 웨이퍼에 도달할 때까지 거의 변하지 않는다.

레이저는 13.5nm의 극자외선(EUV) 비응집 광을 간접적으로 생성하기 위해 사용되어왔다. EUV 광은 레이저에 의해 발생하는 것이 아니라 엑시머 또는 CO2 레이저에 의해 여기된 주석 또는 제논 플라스마에 의해 발생한다. 이 기술은 싱크로트론을 필요로 하지 않으며, EUV 광원은 응집성 광을 생성하지 않는다. X선 스펙트럼의 시작점인 10nm 가장자리에 있는 자외선을 다루기 위해서는 진공 시스템과 많은 새로운 기술(현재 생산되는 것보다 훨씬 더 높은 EUV 에너지를 포함)이 필요하다. 2020년 현재 EUV는 TSMC와 삼성 등 선도 파운드리에서 대량 생산에 사용되고 있다.

https://www.youtube.com/watch?v=AmKUNuN-ugE&pp=ygUQUGhvdG9saXRob2dyYXBoeQ%3D%3D

이론적으로, 특히 파장이 극자외선 또는 엑스선으로 더 줄어들 경우 포토리소그래피를 위한 대안 광원은 자유전자레이저(혹은 엑스선 장치의 경우 엑서(xaser))이다. 자유전자 레이저는 임의의 파장에 대한 고품질 빔을 생성할 수 있다.

가시광 및 적외선 펨토초 레이저도 리소그래피에 적용되었다. 이 경우 다광자 흡수에 의해 광화학 반응이 시작된다. 이러한 광원의 사용에는 진정한 3D 물체를 제조하고 순수한 유리와 같은 비감광성 물질을 훌륭한 광학적 탄성을 가지고 가공할 수 있다는 장점들이 있다.

포토리소그래피는 오랫동안 죽음을 예측하는 것을 극복해 왔다. 예를 들어, 1980년대 초반에 반도체 산업의 많은 이들이 1 마이크론보다 작은 기능을 광학적으로 인쇄할 수 없다고 믿게 되었다. 현대의 엑시머 레이저 리소그래피 기술은 이미 광의 파장의 일부분에 해당하는 크기의 기능을 인쇄한다. 수중 노광 기술, 이중 톤 저항, 다중 패터닝 등의 새로운 기술은 193nm 리소그래피의 해상도를 계속 향상시키고 있다. 한편, 현재의 연구는 전자빔 리소그래피, 엑스선 리소그래피, 극자외선 리소그래피, 이온 투영 리소그래피 등 재래식 자외선에 대한 대안을 탐구하고 있다. 극자외선 리소그래피는 2018년 삼성 등 제조업 체에 의해 대량생산에 도입되었다.

대규모 병렬 전자빔 리소그래피가 포토리소그래피의 대안으로 탐구되어 왔으며, TSMC에 의해 테스트되었지만 성공하지 못했다. 이 기술을 주도하던 기업인 MAPPER의 기술은 ASML에 인수되었다. 전자빔 리소그래피는 한때 IBM에 의해 칩 생산에 사용되기도 했다. 전자빔 리소그래피는 포토마스크 생산과 같은 특정 애플리케이션에서만 사용되고 있다.

https://www.youtube.com/watch?v=IMptIcviR0Y&list=PL6Wiab5mJFzp_r6G1jyiFmCF8OilHGaBa

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[세미피디아] Computational lithography란?

Computational lithography 계산 사진 석판술(Computational lithography, 또는 계산 축소라고도 함)은 사진 석판술(photolithography)을 통해 달성할 수 있는 해상도를 향상시키기 위한 수학적 및 알고리즘적 접근

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[ 세미피디아] Functional verification이란?

전자공학과 학생 — Tue, 9 Apr 2024 00:36:05 +0900

https://www.google.com/url?sa=i&url=https%3A%2F%2Flink.springer.com%2Fchapter%2F10.1007%2F978-3-031-13074-8_14&psig=AOvVaw2yteMjqJBsliebWr8l2-M5&ust=1712676885775000&source=images&cd=vfe&opi=89978449&ved=0CBQQjhxqFwoTCOje9-D4soUDFQAAAAAdAAAAABAE

Functional verification

https://en.wikipedia.org/wiki/Functional_verification

Intro

기능 검증은 논리 설계가 사양을 준수하는지 확인하는 작업입니다. 기능 검증은 "이 제안된 설계가 의도한 대로 작동하는가?"라는 질문에 대답하고자 합니다. 이는 복잡하며 대부분의 대규모 전자 시스템 설계 프로젝트에서 시간과 노력의 대부분(최대 70%)을 차지합니다. 기능 검증은 타이밍, 레이아웃, 전력과 같은 비기능적 측면도 고려하는 더 광범위한 설계 검증의 일부입니다.

https://www.youtube.com/watch?v=_bW0hvt4OSg&list=PLMonDzz7J8Snon0WuZsGzwqIrT0_16cOb

배경

트랜지스터 수가 무어의 법칙에 따라 지수적으로 증가했지만, 엔지니어 수와 설계 개발 시간은 선형적으로만 증가했습니다. 트랜지스터 복잡성이 증가함에 따라 코딩 오류 수도 증가했습니다. 대부분의 논리 코딩 오류는 부주의한 코딩(12.7%), 의사소통 부족(11.4%), 마이크로아키텍처 문제(9.3%)에서 비롯됩니다. 이에 따라 전자 설계 자동화(EDA) 도구가 트랜지스터 설계 복잡성을 따라잡기 위해 개발되었고, Verilog와 VHDL과 같은 언어도 EDA 도구와 함께 소개되었습니다.

기능 검증은 매우 어려운데, 심지어 단순한 설계에서도 존재할 수 있는 테스트 케이스의 방대한 양 때문입니다. 종종 설계를 포괄적으로 검증하려면 10^80개 이상의 테스트가 필요한데, 이는 평생 동안 달성할 수 없는 숫자입니다. 이 노력은 프로그램 검증과 동등하며 NP-hard 또는 그 이상으로 간주되며, 모든 경우에 잘 작동하는 해결책은 아직 찾지 못했습니다. 그러나 다음과 같은 여러 방법으로 접근할 수 있습니다. 이 방법들 중 어느 것도 완벽하지는 않지만, 특정 상황에서 도움이 될 수 있습니다:

논리 시뮬레이션은 논리를 구축하기 전에 시뮬레이션합니다.
시뮬레이션 가속은 논리 시뮬레이션 문제에 특수 목적 하드웨어를 적용합니다.
에뮬레이션은 프로그래밍 가능한 논리를 사용하여 시스템의 버전을 구축합니다. 이는 비용이 많이 들며 여전히 실제 하드웨어보다 훨씬 느리지만, 시뮬레이션보다 수 백배 빠릅니다. 프로세서에서 운영 체제를 부팅하는 데 사용할 수 있습니다.
형식 검증은 특정 요구 사항(공식적으로 표현된)이 충족되거나 교착 상태와 같은 원하지 않는 동작이 발생하지 않음을 수학적으로 증명하려고 합니다.
지능형 검증은 자동화를 사용하여 레지스터 전송 수준 코드의 변경 사항에 테스트 벤치를 적응시킵니다.
HDL별 버전의 lint와 기타 heuristics을 사용하여 일반적인 문제를 찾습니다.

https://www.youtube.com/watch?v=qdlZJuZWjyQ&pp=ygUXRnVuY3Rpb25hbCB2ZXJpZmljYXRpb24%3D

유형

기능 검증에는 세 가지 유형이 있습니다: 동적 기능, 하이브리드 동적 기능/정적, 정적 검증.

시뮬레이션 기반 검증(또는 '동적 검증')은 매우 쉽게 확장되므로 널리 사용됩니다. 자극이 HDL 코드의 각 줄을 실행하는 데 제공됩니다. 테스트 벤치는 주어진 입력에 대해 설계가 사양에 맞게 작동하는지 확인하기 위해 의미 있는 시나리오를 제공하여 설계를 기능적으로 검증합니다.

시뮬레이션 환경은 일반적으로 다음과 같은 여러 유형의 구성 요소로 구성됩니다:

generator는 사양과 구현(HDL 코드) 간의 이상을 발견하기 위해 사용되는 입력 벡터를 생성합니다. 이 유형의 발생기는 계산적으로 비용이 많이 드는 NP-complete 유형의 SAT 솔버를 사용합니다. 다른 유형의 발생기에는 수동으로 생성된 벡터, 그래프 기반 발생기(GBM), 독점 발생기가 포함됩니다. 최신 발생기는 통계적으로 구동되는 directed-random 및 random 자극을 생성하여 설계의 무작위 부분을 검증합니다.

엄청난 입력 자극 공간을 고르게 다루려면 무작위성이 중요합니다. 이를 위해 이러한 발생기 사용자는 의도적으로 생성된 테스트에 대한 요구 사항을 과소 지정합니다. 발생기의 역할은 이 간격을 무작위로 채우는 것입니다. 이 메커니즘을 통해 발생기는 사용자가 직접 검색하지 않는 버그를 드러내는 입력을 생성할 수 있습니다.

발생기는 또한 자극을 설계 코너 케이스로 편향시켜 논리를 더욱 스트레스합니다. 편향과 무작위성은 서로 다른 목표를 가지며 이 사이의 절충이 있으므로 다양한 발생기는 이러한 특성의 서로 다른 조합을 가집니다. 설계 입력이 유효(합법적)해야 하고 많은 대상(편향 등)을 유지해야 하므로 많은 발생기가 제약 만족 문제(CSP) 기술을 사용하여 복잡한 테스트 요구 사항을 해결합니다. 설계 입력의 합법성과 편향 수단은 모델링됩니다. 모델 기반 발생기는 이 모델을 사용하여 대상 설계에 대한 올바른 자극을 생성합니다.

https://www.youtube.com/watch?v=UOA6Wez-GPs&pp=ygUXRnVuY3Rpb25hbCB2ZXJpZmljYXRpb24%3D

driver는 발생기가 생성한 자극을 설계 입력의 실제 입력으로 변환합니다. 발생기는 추상화된 수준에서 입력(트랜잭션 또는 어셈블리어)을 생성합니다. 드라이버는 이 입력을 설계 사양에 정의된 실제 설계 입력으로 변환합니다.

시뮬레이터는 설계의 현재 상태(플립플롭 상태)와 주입된 입력을 기반으로 설계의 출력을 생성합니다. 시뮬레이터에는 설계 넷리스트에 대한 설명이 있습니다. 이 설명은 HDL을 저수준 게이트 넷리스트로 합성하여 생성됩니다.

monitor는 설계 상태와 출력을 트랜잭션 추상화 수준으로 변환하여 나중에 확인할 '스코어보드' 데이터베이스에 저장합니다.

checker는 '스코어보드'의 내용이 합법적인지 검증합니다. 발생기가 기대 결과를 생성하는 경우, 체커는 실제 결과가 기대 결과와 일치하는지 확인해야 합니다.

중재 관리자는 위의 모든 구성 요소를 함께 관리합니다.

설계가 적절하게 실행되었는지 평가하기 위해 다양한 커버리지 메트릭이 정의됩니다. 여기에는 기능 커버리지(설계의 모든 기능이 실행되었는가?), 문장 커버리지(HDL의 각 줄이 실행되었는가?), 분기 커버리지(모든 분기 방향이 실행되었는가?)가 포함됩니다.

https://www.youtube.com/watch?v=zx__Z8YTOlg&pp=ygUXRnVuY3Rpb25hbCB2ZXJpZmljYXRpb24%3D

https://semi52.tistory.com/77

[세미피디아] Photolithography란?

Photolithography https://en.wikipedia.org/wiki/Photolithography intro 반도체 집적 회로 제조에 사용되는 공정인 감광 식각(photolithography)은 빛을 이용하여 기판(일반적으로 실리콘 웨이퍼)에 패턴을 전사하는 과

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[ 세미피디아] Logic synthesis란?

전자공학과 학생 — Tue, 9 Apr 2024 00:00:02 +0900

https://en.wikipedia.org/wiki/Logic_synthesis

https://www.youtube.com/watch?v=WBa2Fw5-yU4&list=PLbMVogVj5nJQe0_9YJlN9S7ktkA8DI-fL

https://www.youtube.com/watch?v=BtM8p5J7Kbc&pp=ygUPTG9naWMgc3ludGhlc2lz

Intro

컴퓨터 공학에서 논리 합성은 레지스터 전송 수준(RTL)과 같은 회로 동작의 추상적인 사양을 논리 게이트로 구현하는 과정입니다. 일반적으로 합성 도구라는 컴퓨터 프로그램이 이 과정을 수행합니다. 이 과정에는 VHDL 및 Verilog와 같은 하드웨어 설명 언어로 지정된 설계의 합성이 포함됩니다. 일부 합성 도구는 PAL 또는 FPGA와 같은 프로그래밍 가능한 논리 장치를 위한 비트스트림을 생성하는 반면, 다른 도구는 ASIC 생성을 대상으로 합니다. 논리 합성은 전자 설계 자동화의 회로 설계 단계 중 하나로, 배치 및 배선, 검증 및 유효성 검사가 다른 단계입니다.

https://www.youtube.com/watch?v=tLVAyfTfTNY&pp=ygUPTG9naWMgc3ludGhlc2lz

History

논리 합성의 뿌리는 George Boole(1815 to 1864)이 다루었던 논리 처리, 즉 지금은 부울 대수라고 불리는 것으로 거슬러 올라갑니다. 1938년 Claude Shannon은 두 값의 부울 대수가 스위칭 회로의 동작을 설명할 수 있음을 보였습니다. 초기에는 진리표 표현을 Karnaugh 맵으로 조작하는 논리 설계가 이루어졌습니다. Karnaugh 맵 기반 논리 최소화는 맵의 항목을 결합할 수 있는 규칙에 의해 안내됩니다.

논리 최소화 자동화를 향한 첫 걸음은 컴퓨터에 구현할 수 있는 Quine-McCluskey 알고리즘의 도입이었습니다. 이 정확한 최소화 기법은 주 함축어와 최소 비용 커버의 개념을 제시했으며, 이는 두 수준 최소화의 핵심이 되었습니다. 요즘에는 훨씬 효율적인 Espresso heuristic logic minimizer가 표준 도구가 되었습니다. 또 다른 초기 연구 분야는 유한 상태 기계(FSM)의 상태 최소화와 인코딩이었는데, 이는 설계자들의 골칫거리였습니다. 논리 합성의 주요 적용 분야는 디지털 컴퓨터 설계였기 때문에 IBM과 Bell Labs가 초기 논리 합성 자동화에 중추적인 역할을 했습니다. 개별 논리 부품에서 프로그래밍 가능한 논리 배열(PLA)로의 발전은 두 수준 최소화의 필요성을 더욱 가속화했는데, 두 수준 표현의 항을 최소화하면 PLA의 면적이 줄어들기 때문입니다.

2 level 논리 회로는 초대규모 집적(VLSI) 설계에서는 중요성이 낮은데, 대부분의 설계가 다중 수준의 논리를 사용하기 때문입니다. RTL 또는 행동 설명으로 표현된 거의 모든 회로 표현이 다중 수준 표현입니다. 다중 수준 회로를 설계하는 초기 시스템은 IBM의 LSS였습니다. 이는 지역 변환을 사용하여 논리를 단순화했습니다. LSS와 Yorktown Silicon Compiler에 대한 연구가 1980년대 논리 합성 분야의 급속한 발전을 이끌었습니다. 여러 대학이 연구 성과를 공개함으로써 기여했는데, 특히 UC 버클리의 SIS, UCLA의 RASP, 콜로라도 대학의 BOLD 등이 주목할 만했습니다. 10년 만에 이 기술이 전자 설계 자동화 기업의 상용 논리 합성 제품으로 이전되었습니다.

https://www.youtube.com/watch?v=Jrqf2ITe82I&list=PL-ZEzHJ7ohog3JZtYCuY6H4NgCuqKce4R

Commercial tools

주요 논리 합성 소프트웨어 패키지 개발 및 공급 업체는 Synopsys, Cadence, Siemens입니다. 그들의 합성 도구는 각각 Synopsys Design Compiler, Cadence First Encounter, Siemens Precision RTL입니다.

Logic elements

논리 설계는 전자 회로의 기능적 설계를 논리 연산, 산술 연산, 제어 흐름 등을 캡처하는 표현으로 변환하는 단계입니다. 이 단계의 일반적인 출력은 RTL 설명입니다. 논리 설계는 일반적으로 회로 설계 단계에 따릅니다. 현대 전자 설계 자동화에서는 회로의 행동 설명을 기반으로 하는 고수준 합성 도구를 사용하여 논리 설계의 일부를 자동화할 수 있습니다.

논리 연산은 일반적으로 부울 AND, OR, XOR, NAND 연산으로 구성되며, 전자 회로에서 가장 기본적인 형태의 연산입니다. 산술 연산은 일반적으로 논리 연산자를 사용하여 구현됩니다.

https://www.youtube.com/watch?v=GIPhBfenqMc&list=PLZU5hLL_713x0_AV_rVbay0pWmED7992G

High-level or behavioral

설계자 생산성 향상을 목표로 하는 행동 수준 회로 합성에 대한 연구 노력은 2004년 상용 솔루션의 등장으로 이어졌습니다. 이러한 도구는 ANSI C/C++ 또는 SystemC와 같은 고수준 언어로 지정된 회로를 자동으로 레지스터 전송 수준(RTL) 사양으로 합성합니다. RTL 논리 합성과 달리, 고수준 합성에서는 클록 주기와 부동 소수점 ALU와 같은 구조 구성 요소에 대한 작업 할당이 컴파일러의 최적화 절차에 의해 수행됩니다.

Multi-level logic minimization

일반적인 실용적인 논리 기능 구현은 다수준 논리 요소 네트워크를 활용합니다. RTL 설명에서 시작하여 합성 도구는 해당 다중 수준 부울 네트워크를 구축합니다.

그런 다음 기술 종속적 최적화가 수행되기 전에 기술 독립적 기법을 사용하여 이 네트워크를 최적화합니다. 기술 독립적 최적화 동안의 일반적인 비용 함수는 논리 기능의 인수화된 표현의 총 문자 수입니다(회로 면적과 잘 상관함).

마지막으로 기술 종속적 최적화는 기술 독립적 회로를 주어진 기술의 게이트 네트워크로 변환합니다. 단순한 비용 추정치는 기술 맵핑 중과 이후에 더 구체적이고 구현 주도적인 추정치로 대체됩니다. 맵핑은 기술 라이브러리의 사용 가능한 게이트, 각 게이트의 구동 크기, 지연, 전력 및 면적 특성 등의 요인에 의해 제한됩니다.

https://www.youtube.com/watch?v=4BZ6t2d3rJM&pp=ygUPTG9naWMgc3ludGhlc2lz

https://semi52.tistory.com/75

[세미피디아] Functional verification이란?

Functional verification https://en.wikipedia.org/wiki/Functional_verification Intro 기능 검증은 논리 설계가 사양을 준수하는지 확인하는 작업입니다. 기능 검증은 "이 제안된 설계가 의도한 대로 작동하는가?"라는

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[ 세미피디아] High-level synthesis란?

전자공학과 학생 — Mon, 8 Apr 2024 15:20:06 +0900

High-level synthesis

https://semiwiki.com/semiconductor-services/284484-high-level-synthesis-and-open-source-software-algorithms/

High-level synthesis - Wikipedia

고수준 합성(High-level synthesis, HLS), 때때로 C 합성, 전자 시스템 수준(ESL) 합성, 알고리즘 합성 또는 행동 합성이라고도 불리는 이것은 디지털 시스템의 추상적인 행동 사양을 자동화된 설계 프로세스를 통해 레지스터 전송 수준 구조를 찾아 주어진 행동을 실현시키는 것입니다.

합성은 일반적으로 클록 수준 타이밍과 같은 저수준 회로 기능과 분리되는 문제의 고수준 사양으로 시작합니다. 초기 HLS는 다양한 입력 사양 언어를 탐색했지만, 최근 연구와 상용 애플리케이션은 대체로 ANSI C/C++/SystemC/MATLAB의 합성 가능한 부분 집합을 수용합니다. 코드는 분석되고, 아키텍처적으로 제한되며, 스케줄링되어 레지스터 전송 수준(RTL) 설계에 트랜잭션 수준 모델(TLM)에서 하드웨어 기술 언어(HDL)로 트랜스컴파일링됩니다. 이후 논리 합성 도구에 의해 게이트 수준으로 합성됩니다.

HLS의 목표는 하드웨어 설계자에게 설계 아키텍처의 최적화에 대한 더 나은 제어와 더 높은 수준의 추상화에서 설계를 설명할 수 있게 함으로써 하드웨어를 효율적으로 구축하고 검증할 수 있게 하는 것입니다. RTL 검증은 이 프로세스의 중요한 부분입니다.

하드웨어는 다양한 추상화 수준에서 설계될 수 있으며, 일반적으로 사용되는 추상화 수준은 게이트 수준, 레지스터 전송 수준(RTL) 및 알고리즘 수준입니다.

논리 합성이 설계의 RTL 설명을 사용하는 반면, 고수준 합성은 SystemC 및 ANSI C/C++과 같은 고수준 언어의 알고리즘 설명으로부터 시작하는 더 높은 추상화 수준에서 작동합니다. 설계자는 일반적으로 모듈 기능과 상호 연결 프로토콜을 개발합니다. 고수준 합성 도구는 마이크로 아키텍처를 처리하고 비동기식 또는 부분적으로 동기화된 기능 코드를 완전히 동기화된 RTL 구현으로 변환하여 하드웨어 구현을 위한 주기별 세부 사항을 자동으로 생성합니다. 그런 다음 (RTL) 구현이 게이트 수준 구현을 생성하기 위한 일반적인 논리 합성 흐름에 직접 사용됩니다.

역사

초기 학술 연구는 스케줄링, 할당 및 바인딩을 고수준 합성을 위한 기본 단계로 추출했습니다. 스케줄링은 유한 상태 기계의 상태를 정의하는 데 사용되는 하나의 클록 주기에 수행할 수 있는 알고리즘의 작은 섹션으로 알고리즘을 분할합니다. 할당 및 바인딩은 지침과 변수를 데이터 경로의 하드웨어 구성 요소, 멀티플렉서, 레지스터 및 배선에 매핑합니다.

첫 세대 행동 합성은 Synopsys가 1994년에 Behavioral Compiler로 출시한 것으로, Verilog 또는 VHDL을 입력 언어로 사용했습니다. 사용된 추상화 수준은 부분적으로 타이밍(클록) 프로세스였습니다. Verilog 또는 VHDL 기반 도구는 부분적으로 타이밍 추상화가 행동을 높은 수준에서 모델링하기에 적합하지 않았기 때문에 널리 채택되지 않았습니다. 10년 후인 2004년 초, Synopsys는 Behavioral Compiler를 사용 중단했습니다.

1998년, Forte Design Systems은 Verilog 또는 VHDL 대신 SystemC를 입력 언어로 사용하는 Cynthesizer 도구를 소개했습니다. Cynthesizer는 2000년 일본 기업들 사이에서 널리 채택되었는데, 일본에는 매우 성숙한 SystemC 사용자 커뮤니티가 있었기 때문입니다. 2001년 소니가 Cynthesizer를 사용하여 첫 고수준 합성 테이프아웃을 달성했습니다. 미국에서의 채택은 2008년부터 본격적으로 시작되었습니다.

2006년에는 파이프라인의 최적 스케줄링을 위한 "SDC modulo 스케줄링" 기법이 개발되었습니다. 이 기법은 레지스터를 최소화하면서 다른 파이프라인 단계에서 작업을 최적으로 스케줄링하는 과제를 정수 선형 프로그래밍 문제에서 선형 프로그래밍 문제로 간소화합니다. ASIC 설계를 위한 고수준 합성에는 잘 작동하지만, FPGA 사용의 경우 브루트 포스 검색을 SDC 스케줄링 알고리즘 위에 구현해야 하는 복잡한 리소스 제약 조건이 일반적으로 존재합니다.

소스 입력

고수준 합성의 가장 일반적인 소스 입력은 ANSI C/C++, SystemC 및 MATLAB과 같은 표준 언어를 기반으로 합니다.

고수준 합성에는 일반적으로 비트 정확 실행 사양도 입력으로 포함되는데, 효율적인 하드웨어 구현을 도출하려면 허용 가능한 평균 제곱 오차 또는 비트 오류율 등에 대한 추가 정보가 필요하기 때문입니다. 예를 들어, 설계자가 "double" 부동 소수점 유형을 사용하여 작성된 FIR 필터로 시작하는 경우, 효율적인 하드웨어 구현을 도출하기 전에 고정 소수점 구현으로 수치 정제를 수행해야 합니다. 정제에는 허용 가능한 양자화 노이즈 수준, 유효한 입력 범위 등에 대한 추가 정보가 필요합니다. 이 비트 정확 사양은 고수준 합성 소스 사양을 기능적으로 완성합니다. 일반적으로 도구는 고수준 코드에서 유한 상태 기계와 산술 연산을 수행하는 데이터 경로를 추론합니다.

프로세스 단계

고수준 합성 프로세스는 여러 활동으로 구성됩니다. 다양한 고수준 합성 도구는 다른 알고리즘을 사용하여 다른 순서로 이러한 활동을 수행합니다. 일부 고수준 합성 도구는 이러한 활동을 결합하거나 반복적으로 수행하여 원하는 솔루션에 수렴합니다.

어휘 처리
알고리즘 최적화
제어/데이터 흐름 분석
라이브러리 처리
리소스 할당
스케줄링
기능 유닛 바인딩
레지스터 바인딩
출력 처리
입력 다시 번들링

기능

일반적으로 알고리즘은 하드웨어 리소스가 적은 경우 많은 클록 주기에 걸쳐 수행될 수 있으며, ALU, 레지스터 및 메모리가 더 많은 경우 더 적은 클록 주기에 걸쳐 수행될 수 있습니다. 따라서 하나의 알고리즘 설명으로부터 도구에 제공된 지시에 따라 다양한 하드웨어 마이크로아키텍처를 생성할 수 있습니다. 이는 처리 속도와 하드웨어 복잡성 사이의 트레이드오프와 동일합니다.

아키텍처 제약 조건

설계 분석에 따라 아키텍처에 대한 합성 제약 조건을 자동으로 적용할 수 있습니다. 이러한 제약 조건은 다음과 같이 구분될 수 있습니다.

계층 구조

인터페이스
메모리
루프
저수준 타이밍 제약 조건

인터페이스 합성

인터페이스 합성은 순수 C/C++ 설명을 입력으로 수용하고 자동화된 인터페이스 합성 기술을 사용하여 설계 인터페이스의 타이밍 및 통신 프로토콜을 제어할 수 있는 기능을 의미합니다. 이를 통해 전체 하드웨어 인터페이스 옵션(스트리밍, 단일 또는 듀얼 포트 RAM, 다양한 핸드셰이킹 메커니즘 등)에 대한 인터페이스 분석 및 탐색이 가능합니다. 인터페이스 합성을 통해 설계자는 소스 설명에 인터페이스 프로토콜을 포함하지 않아도 됩니다.

https://semi52.tistory.com/74

[세미피디아] Logic synthesis란?

https://en.wikipedia.org/wiki/Logic_synthesis Intro 컴퓨터 공학에서 논리 합성은 레지스터 전송 수준(RTL)과 같은 회로 동작의 추상적인 사양을 논리 게이트로 구현하는 과정입니다. 일반적으로 합성 도구라

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[ 세미피디아] EDA Tool이란?

전자공학과 학생 — Mon, 8 Apr 2024 14:14:08 +0900

https://en.wikipedia.org/wiki/Electronic_design_automation

https://www.pcbaaa.com/top-10-global-semiconductor-eda-tool-suppliers/

intro

전자 설계 자동화(EDA)는 집적 회로 및 인쇄 회로 기판과 같은 전자 시스템을 설계하기 위한 소프트웨어 도구의 한 범주이다. 이 도구는 칩 설계자가 전체 반도체 칩을 설계하고 분석하는 데 사용하는 Design Flow에서 함께 작동한다. 현대의 반도체 칩은 수십억 개의 부품을 가질 수 있기 때문에 EDA 도구는 설계에 필수적이며, 이 에서는 특히 집적 회로(IC)와 관련하여 EDA를 설명한다.

https://www.youtube.com/watch?v=iDhpKq09XIo&pp=ygUIRURBIHRvb2w%3D

History

Early days

가장 초기의 전자 설계 자동화는 IBM이 1950년대에 700 시리즈 컴퓨터를 문서화하면서 시작되었다.

EDA가 개발되기 전에 집적 회로는 수작업으로 설계되었다. 일부 고급 상점들은 geometric 소프트웨어를 사용하여 Gerber photoplotter용 테이프를 생성했는데, 단색 노출 이미지를 생성하는 기능을 수행했지만, 심지어 기계적으로 그린 부품의 디지털 기록을 복사하기도 했다. 이 과정은 기본적으로 그래픽이었으며, 전자 장치에서 그래픽으로 변환하는 작업은 수동으로 이루어졌으며, 이 시대의 가장 유명한 회사는 칼마였으며, 그의 GDSII 형식은 오늘날에도 여전히 사용되고 있다. 1970년대 중반까지 개발자들은 초안 작성 외에 회로 설계를 자동화하기 시작했으며, 최초의 배치 및 라우팅 도구가 개발되었으며, 이후 설계 자동화 회의의 진행 과정에서 당시 개발된 대부분의 내용이 목록화되었다.

다음 시대는 1980년 카버 미드와 린 콘웨이에 의해 "VLSI 시스템 소개"가 출판된 후 시작되었으며, 칩 설계의 표준 교재로 간주되었다. 그 결과 설계 가능한 칩의 복잡성이 증가했으며, 논리 시뮬레이션을 사용하는 설계 검증 도구에 대한 접근성이 향상되었다. 칩은 construction 전에 design을 더 철저히 시뮬레이션할 수 있기 되었기 때문에 배치하기가 더 쉽고 올바르게 작동할 가능성이 더 높았다. 언어와 도구가 발전했지만, textual 프로그래밍 언어로 원하는 동작을 지정하고 도구가 상세한 물리적 설계를 도출하도록 하는 일반적인 접근 방식은 오늘날 디지털 IC 설계의 기본으로 남아 있다.

가장 초기의 EDA 도구들은 학문적으로 생산되었다. 가장 유명한 것 중 하나는 초기 VLSI 시스템을 설계하는 데 사용된 유닉스 유틸리티 집합인 "Berkeley VLSI Tools Tarball"이었다. 널리 사용된 것은 회로 복잡도 감소를 담당하는 Espresso heuristic logic minimizer와 컴퓨터 지원 설계 플랫폼인 Magic이었다.

또 다른 결정적인 발전은 MOSIS라는 대학과 제작자들로 구성된 컨소시엄을 구성하여 실제 집적 회로를 생산함으로써 학생 칩 설계자들을 inexpensive하게 train시킬 수 있는 방법을 개발한 것이었다. 기본 개념은 reliable, low-cost, relatively low-technology IC processes을 사용하고 웨이퍼당 많은 수의 프로젝트를 포장하는 것이었고, 각 프로젝트의 여러 복사본이 보존되었다. 협력하는 제작자들은 이 프로그램이 자신들의 장기적인 성장에 도움이 된다고 생각하여 가공된 웨이퍼를 기증하거나 비용을 지불하고 판매했다.

https://www.youtube.com/watch?v=ihz2WY-E2C8&pp=ygUIRURBIHRvb2w%3D

Commercial birth

참고 항목: 생산성 향상 기술 § 반도체 소자 제작

1981년은 산업으로서 EDA의 시작을 알렸다. 수년간 휴렛패커드, 테크로닉스, 인텔과 같은 더 큰 전자 회사들은 내부적으로 EDA를 추구해 왔으며, 경영자와 개발자들은 사업으로서 EDA에 집중하기 위해 이 회사들을 분사하기 시작했다. 데이지 시스템즈, 멘토 그래픽스, 유효 로직 시스템즈는 모두 이 무렵 설립되었으며 DMV라고 통칭된다. 1981년 미국 국방부는 하드웨어 설명 언어로서 VHDL에 대한 자금 지원을 추가로 시작했다. 몇 년 안에 각각 약간씩 다른 강조점을 가진 EDA를 전문으로 하는 많은 회사들이 있었다.

EDA의 첫 무역 박람회는 1984년 디자인 오토메이션 컨퍼런스에서 열렸으며, 1986년 게이트웨이 디자인 오토메이션은 또 다른 인기 있는 고급 디자인 언어인 베릴로그를 하드웨어 기술 언어로 처음 소개했다. 시뮬레이터는 이러한 소개를 빠르게 따랐고, 칩 디자인과 실행 가능한 사양을 직접 시뮬레이션할 수 있었다. 몇 년 안에 논리 합성을 수행하기 위한 백엔드가 개발되었다.

https://www.youtube.com/watch?v=zlgzZyuTHCY&pp=ygUIRURBIHRvb2w%3D

Modern day

주요내용: 집적회로 설계, 설계 폐쇄 및 설계 흐름(EDA)

현재의 디지털 흐름은 매우 모듈식이며, 프론트엔드는 개별 기술에 관계없이 셀과 유사한 단위의 호출로 컴파일하는 standardized design descriptions을 생성한다. 셀은 특정 집적 회로 기술을 사용하여 로직 또는 기타 electronic functions을 구현한다. 제작자는 일반적으로 표준 시뮬레이션 도구에 맞는 시뮬레이션 모델과 함께 생산 프로세스를 위한 구성 요소 라이브러리를 제공한다.

대부분의 아날로그 회로는 여전히 수동 방식으로 설계되어 아날로그 설계에 고유한 전문 지식(예를 들어, matching concepts)을 필요로 한다. 따라서 아날로그 EDA 도구는 모듈식이 훨씬 적으며, 더 많은 기능이 요구되기 때문에 더 강하게 상호 작용하고, component는 일반적으로 덜 ideal하다.

전자제품용 EDA는 반도체 기술의 지속적인 확장과 함께 그 중요성이 급격히 증가했다. 일부 사용자는 반도체 제조 시설("팹")을 운영하는 foundry operators 및 EDA 소프트웨어를 사용하여 제조 준비를 위한 incoming design를 평가하는 technology design-service 회사이다.

https://www.youtube.com/watch?v=_eRsqUPrRh8&list=PLC7JCwKQnjL4oGiFcr1G3cfwwDuDNhACT

Design

설계 흐름은 주로 다음과 같은 몇 가지 주요 구성 요소를 통해 특징지어진다:

High-level synthesis(행동 합성 또는 알고리즘 합성이라고도 함) – 고수준 설계 설명(예: C/C++에서)은 RTL 또는 레지스터 전송 레벨로 변환되며, 레지스터 간 상호 작용을 활용하여 회로를 표현한다.
논리 합성 – RTL design description (예: Verilog 또는 VHDL로 작성)을 논리 게이트의 개별 넷리스트 또는 표현으로 변환하는 것.
Schematic capture – 표준 셀 디지털, 아날로그, RF와 유사한 캡처 Cadence by Cadence 및 Proteus의 ISIS.
레이아웃 – 일반적으로 도식 중심의 레이아웃(예: Cadence by Cadence, ARS in Proteus)

Simulation

트랜지스터 시뮬레이션 – 소자 수준에서 정확한 도식/레이아웃의 동작에 대한 낮은 수준의 트랜지스터 시뮬레이션.
논리 시뮬레이션 – RTL 또는 게이트넷리스트의 디지털(Boolean 0/1) 동작에 대한 디지털 시뮬레이션, 부울 레벨에서 정확하다.
동작 시뮬레이션 – 사이클 수준 또는 인터페이스 수준에서 정확한 설계의 아키텍처 작동에 대한 높은 수준의 시뮬레이션.
하드웨어 에뮬레이션 – 제안된 설계의 논리를 에뮬레이션하기 위해 특수한 목적의 하드웨어를 사용한다. 때때로 아직 제작되지 않은 칩 대신에 시스템에 연결될 수 있는데, 이것을 회로 내 에뮬레이션이라고 한다.
기술 CAD는 기반이 되는 공정 기술을 모사하고 분석한다. 소자의 전기적 특성은 소자 물리학에서 직접 도출된다.

https://www.youtube.com/watch?v=OmEbzRp_NGg&pp=ygUIRURBIHRvb2w%3D

Analysis and verification

기능 검증: 로직 설계가 사양과 일치하고 작업이 올바르게 실행되도록 한다. 시뮬레이션, 에뮬레이션 및 프로토타입을 통한 동적 기능 검증을 포함한다.
구문, 의미론 및 스타일과 같은 코딩 규칙을 준수하기 위한 RTL 린팅[12] 클럭 도메인 교차 검증(CDC 체크): 린팅과 유사하지만, 이러한 체크/도구는 설계에서 여러 클럭 도메인의 사용으로 인한 데이터 손실, 메타 안정성과 같은 잠재적인 문제를 감지하고 보고하는 데 특화되어 있다.
형식적 검증(formal verification), 모델 검사(model checking): 수학적 방법을 통해 시스템이 원하는 특정 속성을 가지고 있으며, 교착 상태와 같은 일부 원치 않는 효과가 발생할 수 없음을 증명하려는 시도이다.
동등성 검사: 논리적 수준에서 기능적 동등성을 보장하기 위해 칩의 RTL-description과 합성 게이트-넷리스트 간의 알고리즘 비교.
정적 타이밍 분석: 회로의 타이밍을 입력과 무관하게 분석하므로 가능한 모든 입력에서 최악의 경우를 찾는다.
레이아웃 추출: 제안된 레이아웃으로 시작하여 모든 와이어 및 장치의 (대략적인) 전기적 특성을 계산합니다. 완성된 칩의 성능을 추정하기 위해 위의 정적 타이밍 분석과 함께 종종 사용된다.
전자기장 솔버 또는 그냥 필드 솔버는 IC 및 PCB 설계에서 관심 있는 경우에 대해 맥스웰 방정식을 직접 푼다. 이들은 위의 레이아웃 추출보다 느리지만 더 정확한 것으로 알려져 있다.
물리적 검증, PV: 설계가 물리적으로 제조 가능한지 확인하고, 그 결과 칩에 기능을 방지하는 물리적 결함이 없는지 확인하고 원래 사양을 충족한다.

https://www.youtube.com/watch?v=THXPuNNdPqw&list=PLC7JCwKQnjL5QPkGGEtO2TFAW9oW8c_W3

Manufacturing preparation

마스크 데이터 준비 또는 MDP - 실제 리소그래피 포토마스크 생성으로, 칩을 물리적으로 제조하는 데 사용된다.
레이아웃의 제조가능성을 향상시키기 위한 맞춤형 지정들 및 구조들을 포함하는 칩 마감재. 후자의 예들은 씰링(seal ring) 및 필러(filler) 구조들이다.
테스트 패턴과 정렬 표시가 있는 레티클 레이아웃을 제작한다.
해상도 향상 기술(RET)과 같은 그래픽 작업으로 레이아웃 데이터를 향상시키는 Layout-to-mask 준비 – 최종 포토마스크의 품질을 높이기 위한 방법.
여기에는 이 마스크를 사용하여 칩을 제조할 때 나중에 발생하는 회절 및 간섭 효과에 대한 전방 보상인 광 근접 보정(OPC) 또는 역 리소그래피 기술(ILT)도 포함된다.
마스크 생성 – 계층적 설계에서 평면 마스크 이미지를 생성한다.
자동 테스트 패턴 생성 또는 ATPG – 가능한 한 많은 논리 게이트 및 기타 구성 요소를 연습하기 위해 패턴 데이터를 체계적으로 생성한다.
내장된 자체 테스트 또는 BIST – 설계에서 논리 또는 메모리 구조를 자동으로 테스트하기 위한 자체 테스트 컨트롤러를 설치한다.

Functional safety

desired safety integrity level에 대한 규정 준수 요구사항을 충족하기 위한 Functional safety분석, FIT(Failure in time) 속도의 체계적 계산 및 diagnostic coverage metrics for designs.
기능적 안전 합성, 고장 검출/내결함성 향상을 위해 구조화된 요소(모듈, RAM, ROM, 레지스터 파일, FIFO)에 신뢰성 향상 추가. 여기에는 오류 검출 및/또는 수정 코드(해밍) 추가, 고장 검출 및 내결함성을 위한 중복 로직(중복/삼중) 및 프로토콜 점검(인터페이스 패리티, 주소 정렬, 비트 수)이 포함된다.
faults을 설계에 의도적으로 삽입하고 안전 메커니즘이 결함에 대해 적절한 방식으로 반응하는지 확인하는 것을 포함한 기능 안전 확인

https://www.youtube.com/watch?v=lvzzYVmHckk&pp=ygUIRURBIHRvb2w%3D

Acquisitions

많은 EDA 회사들은 그들의 핵심 사업에 적응할 수 있는 소프트웨어 또는 다른 기술을 가진 소규모 회사들을 인수한다. 시장 선도자들의 대부분은 많은 소규모 회사들의 합병이며, 이러한 추세는 소프트웨어 회사들이 도구를 디지털 회로에 있는 더 큰 공급업체의 프로그램 제품군에 자연스럽게 맞는 accessories로 설계하는 경향에 의해 유도된다; 많은 새로운 도구들은 아날로그 설계 및 mixed systems을 통합한다. 이것은 entire electronic systems on a single chip의 추세 때문에 발생한다.

https://www.youtube.com/watch?v=4p1pmWYdNP4&list=PL608HJay7yvvQ6PA3F6gp6u4ev8ldSinz

https://semi52.tistory.com/73

[ 세미피디아] High-level synthesis란?

High-level synthesis High-level synthesis - Wikipedia 고수준 합성(High-level synthesis, HLS), 때때로 C 합성, 전자 시스템 수준(ESL) 합성, 알고리즘 합성 또는 행동 합성이라고도 불리는 이것은 디지털 시스템의 추

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https://www.youtube.com/watch?v=qI61gzM8GbU&list=PL6R2tD4rOcKtPA5pqhT0hqC_n9EthrdjZ

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[ 세미피디아] ESL [Electronic System Level] 설계 및 검증

전자공학과 학생 — Mon, 8 Apr 2024 08:50:13 +0900

Electronic system-level design and verification

https://en.wikipedia.org/wiki/Electronic_system-level_design_and_verification

https://www.techdesignforums.com/practice/technique/electronic-system-level-design-for-embedded-systems/

ESL(Electronic System Level) 설계 및 검증은 추상화 수준이 높은 문제에 초점을 맞춘 전자 설계 방법론이다. ESL 설계라는 용어는 2001년 2월 1일 EDA 산업 분석 회사인 Gartner Dataquest에 의해 처음 정의되었다. 책 [ESL 설계 및 검증]에서는 "시스템에 대한 이해를 높이고 비용 효율적인 방식으로 기능을 성공적으로 구현할 확률을 높이기 위해 적절한 추상화를 활용하여 Design하는 것"으로 정의된다.

기본 전제는 C, C++와 같은 낮은 수준의 언어를 사용하거나 그래픽 "모델 기반" 설계 도구를 사용하여 전체 시스템의 동작을 모델링하는 것이다. SysML과 같은 범용 시스템 설계 언어뿐만 아니라 SMDL, SSDL 같은 임베디드 시스템 설계에 고유한 언어를 포함하여 더 높은 수준의 추상화로 모델을 만들 수 있는 새로운 언어가 등장하고 있다. 오늘날 많은 부분이 수동으로 수행되지만, 시스템의 신속하고 정확한 구성별 구현은 high-level synthesis 및 임베디드 소프트웨어 도구와 같은 EDA 도구를 사용하여 자동화될 수 있다. ESL은 추상적 모델링 언어로서 SystemC를 사용하여 달성할 수도 있다.

ESL은 세계 유수의 SoC(System-on-a-chip) 설계 회사들에서 확립된 접근 방식이며, 시스템 설계에 점점 더 많이 사용되고 있다. ESL은 '구현에 대한 링크가 없는' 알고리즘 모델링 방법론으로서 유래되어 맞춤형 SoC, 시스템 온 FPGA, 시스템 온 보드 및 전체 멀티 보드 시스템의 하드웨어 및 소프트웨어 구현을 통해 임베디드 시스템 설계, 검증 및 디버깅을 가능하게 하는 일련의 보완적인 방법론으로 진화하고 있다.

이 방법론 내에서 설계와 검증은 별개의 두 분야이다. 어떤 관행은 두 요소를 분리하여 유지하는 것이고, 다른 관행은 설계와 검증 사이의 보다 긴밀한 통합을 주장한다.

Design

ESL이든 다른 시스템이든 설계는 "전자 제품의 하드웨어와 소프트웨어 부품의 동시 설계"를 의미한다.

Tools

ESL 설계에 사용되는 EDA 도구에는 다양한 유형이 있다. 핵심 구성 요소는 기본적으로 시뮬레이터인 Virtual Platform이다. Virtual Platform은 가장 일반적으로 트랜잭션 수준 모델링(TLM)을 지원하며, 여기서 한 구성 요소의 연산은 각 구성 요소를 모델링하는 객체 간의 간단한 메 서드 호출로 모델링된다. 실제 시스템의 수천 개의 넷 수준 이벤트는 포인터를 단순히 통과하는 것으로 나타낼 수 있기 때문에, 예를 들어 이더넷 패킷이 수신된 것을 모델링하기 위해 SystemC를 사용하는 경우가 많다.

다른 툴들은 추상화의 다른 레벨들에서 모델링된 컴포넌트들과의 Import 및 export 또는 상호통신을 지원한다. 예를 들어, RTL 컴포넌트는 VtoC 또는 Verilator를 사용하여 SystemC 모델로 변환된다. 그리고 High Level Synthesis를 사용하여 구성 요소의 C 모델을 RTL 구현으로 변환할 수 있다.

Verification

ESL 설계 및 검증에서, 검증 테스트는 시스템 또는 장치의 설계의 무결성을 증명하기 위해 사용된다. 수많은 검증 기술이 적용될 수 있다; 이러한 테스트 방법은 일반적으로 테스트 대상 시스템 또는 장치를 더 잘 수용하도록 수정되거나 사용자 지정된다. 일반적인 ESL 검증 방법은 다음을 포함하지만 이에 제한되지는 않는다:

모듈형 아키텍처
제한된 무작위 자극 생성
오류 주입
완벽한 시뮬레이션 환경

검증은 종종 시스템/장치 설계자에 의해 제공되지만, 많은 경우에 추가적인 독립적인 검증이 필요하다.

Challenges and criticism

ESL 설계 및 검증에 대한 일부 비판이 제기되었다. 여기에는 C-기반 언어에 대한 너무 많은 초점 및 병렬 프로세스를 표현하는 데 있어서의 challenge가 포함된다. ESL 설계 및 검증이 검증 및 검증의 subset이라고 주장할 수도 있다.

https://semi52.tistory.com/72

[세미피디아] EDA Tool이란?

https://en.wikipedia.org/wiki/Electronic_design_automation intro 전자 설계 자동화(EDA)는 집적 회로 및 인쇄 회로 기판과 같은 전자 시스템을 설계하기 위한 소프트웨어 도구의 한 범주이다. 이 도구는 칩 설계

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반도체공정스터디

전자공학과 학생 — Sun, 7 Apr 2024 20:06:45 +0900

http://www.msdkr.com/news/articleView.html?idxno=10732

https://www.youtube.com/@namrnam5413/videos

남알남NamRNam

남이설명하면 쉬운데, 혼자공부하기 어려운 내용을 남이 설명해주는 채널. Problems EZ when someone else explains, hard when you solve, will be explained by someone else. 他の人の説明は理解しやすいのに自分で理解

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반도체공정장비

본 강의는 학습자들의 반도체공정장비에 대한 구별 능력을 기르고 공정진행과정에 대한 이해도를 높이도록 할 것이다.

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https://www.youtube.com/playlist?list=PLcfIhRUEj9uDQ48rocImg31aSsETq_CI3

[기초반도체공정 강의]

기초적인 수준에서 반도체 공정의 원리를 이해해봅니다.

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https://blog.naver.com/ghdtnqls64/222488228899

반도체 외부강의 후기/ 별점/ 추천&비추천/ 꿀정보

안녕하세요~~ 오늘 작성할 포스팅은 내돈내산으로 들었던 반도체 공정/ 소자 외부강의들 후기를 작성하려 ...

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https://www.youtube.com/@mungineer1914

mungineer

먼지니어 입니다. 반도체 입문자를 위한 기초적인 내용을 다루고 있습니다. 문의메일 : hades2514@naver.com

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UK GARAGE

전자공학과 학생 — Sun, 7 Apr 2024 11:28:48 +0900

https://www.youtube.com/@DJNanamilk/videos

Nanamilk 나나밀크

I just want you to feel good through my mixset ❥･• 서울을 기반으로 활동중인 DJ Nanamilk는 다양한 음악을 이해하며 장르의 경계를 넘어 세련되고 매력적인 사운드를 만들어 나가고 있다. 리스너들로 하

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Nu Disco

https://www.youtube.com/watch?v=0iOEEyaJYTA&ab_channel=YundeaeunDJ. https://www.youtube.com/watch?v=mKQ0osFAQ8s https://www.youtube.com/watch?v=-gf7f1Eb-Bc https://www.youtube.com/watch?v=ZlnHyOO87hI https://www.youtube.com/watch?v=te5SP_CKQ3k https://www.

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UKG의 맛

SETLIST! RAYE Confidence (Preditah Remix) Hutcher Last Time (feat. JANEVA) VIP Mix Darkoo Gangsta (feat. One Acen) Kishan Edit Montell Jordan This Is How We Do It (DJ CDQ Remix) Deadly Habitz

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https://www.youtube.com/watch?v=FtGsABTlEYQ&pp=ygUDVUtH

https://www.youtube.com/watch?v=NDsbtiBnp6M&pp=ygUDVUtH

https://www.youtube.com/watch?v=lvLlTr7A8ek&pp=ygUDVUtH

https://www.youtube.com/watch?v=Ywvi2YEsd9Q&pp=ygUDVUtH

https://www.youtube.com/watch?v=bIF9Q03wCIE&pp=ygUDVUtH

https://www.youtube.com/watch?v=93skGxQkY8U&pp=ygUDVUtH

https://www.youtube.com/watch?v=EX1ueYw1Bi0&pp=ygUDVUtH

https://www.youtube.com/watch?v=1hnebdEddY0&pp=ygUDVUtH

https://www.youtube.com/watch?v=VL2QPaHbisY&pp=ygUDVUtH

https://www.youtube.com/watch?v=Ilj_iBwwLTc&t=1518s&pp=ygUDVUtH

https://www.youtube.com/watch?v=PYfhbYIxBxE&pp=ygUDVUtH

https://www.youtube.com/watch?v=fFMaTwlfEKA&pp=ygUDVUtH

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house mixes

https://semi52.tistory.com/68 UK GARAGE https://soundcloud.com/tsumi_chan/01-ukg UKG의 맛 SETLIST! RAYE Confidence (Preditah Remix) Hutcher Last Time (feat. JANEVA) VIP Mix Darkoo Gangsta (feat. One Acen) Kishan Edit Montell Jordan This Is How We Do

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[ 세미피디아] 집적회로설계란? Integrated circuit design

전자공학과 학생 — Sat, 6 Apr 2024 17:20:46 +0900

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https://en.wikipedia.org/wiki/Integrated_circuit_design

간단한 Layout view: CMOS Operational Amplifier[입력은 왼쪽, 보상 커패시터는 오른쪽]의 레이아웃. 금속층은 청색, 녹색 및 갈색은 N- 및 P-도핑된 Si, 폴리실리콘은 적색 및 비아는 교차된다.

집적 회로 설계, 반도체 설계, 칩 설계 또는 IC 설계는 전자 공학의 하위 분야로, 집적 회로 또는 IC를 설계하기 위해 필요한 특정 로직과 회로 설계 기법을 포함한다. IC는 포토리소그래피를 통해 단일 반도체 기판 위에 전기 네트워크로 구축된 소형화된 전자 부품으로 구성된다.

IC 설계는 디지털 및 아날로그 IC 설계라는 넓은 범주로 나눌 수 있다. 디지털 IC 설계는 마이크로프로세서, FPGA, 메모리(RAM, ROM, 플래시) 및 디지털 ASIC과 같은 부품을 생산하는 것이다. 디지털 설계는 논리적 정확성, 회로 밀도의 극대화, 그리고 클록 및 타이밍 신호가 효율적으로 라우팅되도록 회로를 배치하는 데 중점을 둔다. 아날로그 IC 설계는 전력 IC 설계 및 RF IC 설계에서도 전문화되어 있다. 아날로그 IC 설계는 opamp, 선형 레귤레이터, 위상 동기 루프, 발진기 및 활성 필터의 설계에 사용된다. 아날로그 설계는 이득, 매칭, 전력 소모 및 저항과 같은 반도체 장치의 물리학에 더 많은 관심을 가진다. 아날로그 신호 증폭 및 필터링의 충실도는 일반적으로 중요하며, 결과적으로 아날로그 IC는 디지털 설계보다 더 큰 면적의 활성 장치를 사용하며 회로 밀도는 일반적으로 더 낮다.

초기 IC 설계 워크스테이션을 사용하여 1979년경 루빌리스에 대한 회로 설계 절단 부분을 분석하는 엔지니어

현대의 IC는 엄청나게 복잡하다. 2015년 기준 평균 데스크탑 컴퓨터 칩에는 10억 개 이상의 트랜지스터가 있다. 제조 가능한 것과 불가능한 것에 대한 규칙도 매우 복잡하다. 2015년의 일반적인 IC 공정은 500개 이상의 규칙을 가지고 있다. 더욱이, 제조 공정 자체가 완전히 예측 가능하지 않기 때문에, 설계자들은 그 통계적 특성을 고려해야 한다. 현대 IC 설계의 복잡성과 설계를 신속하게 생산하려는 시장 압력으로 인해 IC 설계 과정에서 자동화된 설계 도구의 광범위한 사용이 이루어졌다. 일부 프로세서의 설계는 완전히 테스트하기 어려울 정도로 복잡해져서, 이는 대규모 클라우드 제공업체에서 문제를 일으켰다. 간단히 말해, EDA 소프트웨어를 사용한 IC의 설계는 IC가 수행할 지시사항의 설계, 테스트 및 검증이다. 인공 지능은 칩 레이아웃을 생성하는 데 사용되어 왔는데, 이는 칩 내의 표준 셀과 매크로 블록 위치를 의미한다. 이러한 기술의 발전은 IC 설계 과정을 혁신하고 있으며, 설계자들이 더 효율적이고 정확하게 복잡한 칩을 설계할 수 있게 해준다. 인공 지능의 적용은 특히 표준 셀과 매크로 블록의 최적 배치와 같은 과제를 해결하는 데 있어 매우 유망한 접근 방법으로 부상하고 있다. 이는 IC 설계의 미래에 대한 흥미로운 전망을 제시하며, 설계 과정의 자동화와 최적화를 통해 더 빠르고 비용 효율적인 칩 생산을 가능하게 한다.

종합적으로, 현대 IC 설계는 엄청난 수의 트랜지스터와 복잡한 제조 규칙을 관리해야 하는 도전적인 과제이다. 이를 극복하기 위해 자동화된 설계 도구와 인공 지능과 같은 첨단 기술이 중요한 역할을 하고 있다. 이러한 기술의 발전은 칩 설계의 복잡성을 관리하고, 시장의 요구에 더 빠르게 응답하며, 최종 제품의 효율성과 성능을 향상시키는 데 기여한다.

Fundamentals

집적 회로 설계는 트랜지스터, 저항기, 콘덴서와 같은 전자 부품들과 이러한 부품들을 반도체, 일반적으로 실리콘 조각 위에 연결하는 작업을 포함한다. 기판 실리콘이 전도성을 가지고 있고 종종 개별 부품의 활성 영역을 형성하기 때문에, 기판에 형성된 개별 부품들을 분리하는 방법이 필요하다. 흔히 사용되는 두 가지 방법은 p-n 접합 분리와 유전체 분리이다.

멀티레벨 금속 상호연결 방식. a 레이저 드릴링 및 용매 잉크젯 프린팅을 이용한 금속 상호연결 방법의 개략도. b 패턴화된 PV3D3 층을 이용한 금속 상호연결 방법의 개략도. c 제작된 멀티레벨 금속 상호연결 시험 구조체의 광학 현미경 이미지. 눈금 막대는 1200 µm. d 멀티레벨 금속 상호연결 시험 구조체의 개략도를 나타낸다. 격리된 금속 전극 M1 및 M2, 눈금 막대, 100nm, f 상호연결된 금속 전극 M3 및 M4, 눈금 막대, 100nm 및 g 상호연결된 금속 전극 M2 및 M3  눈금 막대, 100nm의 단면 SEM 이미지. h VA, VA_out, VB 및 VB_out 사이의 저항 값의 매핑 이미지. i 입력 전압 펄스 V A 에 대한 전압 응답 V A_out 을 출력한다. j 입력 전압 펄스 V B 에 대한 출력 전압 응답 V B_out

https://www.researchgate.net/figure/Multilevel-metal-interconnect-scheme-a-Schematic-of-metal-interconnect-methods-using_fig1_333581243

IC는 개별 부품에 비해 매우 작은 장치를 포함하고 있기 때문에, 트랜지스터의 전력 소모와 연결 저항, 연결, 접점 및 비아의 전류 밀도에 주의를 기울여야 한다. 여기서는 이러한 문제가 그다지 문제가 되지 않는다. 금속 연결에서의 전자 이동과 아주 작은 부품에 대한 ESD 손상도 우려된다. 마지막으로, 특정 회로 부블록의 물리적 배치는 일반적으로 운영 속도를 달성하기 위해, IC의 시끄러운 부분을 조용한 부분으로부터 분리하기 위해, IC 전체에 걸친 열 발생의 영향을 균형있게 하기 위해, 또는 IC 외부의 회로에 연결을 배치하기 용이하게 하기 위해 매우 중요하다.

Design flow

IC 설계 흐름의 주요 단계

일반적인 IC 설계 주기는 다음과 같은 몇 가지 단계를 포함한다:

system 사양
1. 타당성 조사 및 die 사이즈 추정
2. 기능분석
architecture 또는 system level의 설계
논리설계
1. 아날로그 설계, 시뮬레이션 및 layout
2. 디지털 설계 및 시뮬레이션
3. system 시뮬레이션, 에뮬레이션 및 검증
회로설계
1. 디지털 디자인 합성
2. 테스트 및 자동 테스트 패턴 생성을 위한 설계
3. 제조성을 위한 설계
physical설계
1. 평면도
2. 장소 및 경로
3. 기생추출법
physical 검증 및 승인
1. 정적 타이밍
2. 공동 시뮬레이션 및 타이밍
마스크 데이터 준비(layout 후처리)
1. 테이프 아웃으로 칩 마감
2. 레티클 layout
3. layout-투-마스크 준비
레티클 제작
포토마스크 제작
웨이퍼 제작
포장
다이 테스트
1. 실리콘 검증 및 통합 후
2. 기기특성화
3. 조정 [필요한 경우]
칩 배치
1. 데이터시트 생성(보통 PDF 파일)
2. Ramp up
3. 생산.
4. 수율 분석 / 보증 분석 신뢰도
5. 수익률에 대한 고장 분석
6. 가능하면 생산정보를 활용한 차세대 칩 계획

칩 내의 새로운 접속들을 확립하기 위해 칩 개발 동안 집속 이온 빔들이 사용될 수 있다.

요약

대략적으로 말하자면, 디지털 IC 설계는 세 부분으로 나눌 수 있다.

전자 시스템 레벨 설계: 이 단계는 사용자 기능 사양을 생성한다. 사용자는 이 설명을 생성하기 위해 다양한 언어와 도구를 사용할 수 있다. 예를 들면 C/C++ 모델, VHDL, SystemC, SystemVerilog 트랜잭션 레벨 모델, Simulink, MATLAB 등이 있다.
RTL 설계: 이 단계는 사용자 사양(사용자가 칩이 수행하기를 원하는 것)을 레지스터 전송 레벨(RTL) 설명으로 변환한다. RTL은 칩 위의 디지털 회로의 정확한 동작과 입력 및 출력에 대한 연결을 설명한다.
물리적 회로 설계: 이 단계는 RTL과 사용 가능한 로직 게이트(표준 셀 라이브러리)의 라이브러리를 가져와 칩 디자인을 생성한다. 이 단계는 IC 레이아웃 편집기 사용, 레이아웃 및 플로어 플래닝, 사용할 게이트 결정, 그들을 위한 위치 정의, 그리고 그들을 연결하는 배선(클록 타이밍 합성, 라우팅)을 포함한다.

Physical design steps within the IC design flow

두 번째 단계인 RTL 설계는 칩이 올바른 작업을 수행하는 역할을 한다.

세 번째 단계인 physical design는 기능두 번째 단계인 RTL 설계는 칩이 올바른 일을 수행하도록 책임진다. 세 번째 단계인 물리적 설계는 (제대로 수행되면) 기능성에 전혀 영향을 미치지 않지만 칩이 얼마나 빨리 작동하고 비용이 얼마나 드는지 결정한다.

표준 셀은 일반적으로 단일 논리 게이트, 다이오드 또는 플립플롭과 같은 간단한 논리 구성 요소나 다중 입력을 가진 논리 게이트를 나타낸다. 표준 셀의 사용은 칩의 설계를 논리적 및 물리적 수준으로 분할할 수 있게 한다. 팹리스 회사는 일반적으로 칩의 논리적 설계, 즉 셀이 어떻게 연결되고 칩의 기능성을 결정하는 일만 하며, 칩을 제작할 파운드리의 설계 규칙을 따르는 반면, 칩의 물리적 설계, 즉 셀 자체는 주로 파운드리에서 수행되며 이는 트랜지스터 장치의 물리학과 그것들이 어떻게 연결되어 논리 게이트를 형성하는지를 포함한다. 표준 셀은 시장 요구에 더 빠르게 반응하여 칩을 설계하고 수정할 수 있게 하지만, 이는 칩 내의 트랜지스터 밀도가 낮아지고 따라서 더 큰 다이 크기라는 비용을 지불해야 한다.에 전혀 영향을 미치지 않지만(정확하게 수행되면) 칩이 얼마나 빨리 작동하고 비용이 얼마나 드는지를 결정한다.

표준 셀은 일반적으로 단일 논리 게이트, 다이오드 또는 플립플롭과 같은 단순 논리 구성 요소 또는 여러 input이 있는 논리 게이트를 나타낸다. 표준 셀을 사용하면 칩의 설계를 논리적 및 physical level로 나눌 수 있다. Fabless 회사는 일반적으로 칩의 논리적 설계에만 작업하여 셀이 연결되는 방식과 칩의 기능을 결정하는 반면, 칩의 physical design는 파운드리에서 일반적으로 수행되며, 칩의 physical design, 즉 cell 자체는 일반적으로 파운드리에서 수행되며 트랜지스터 device의 physical 및 연결되어 논리 게이트를 형성하는 방식으로 구성된다. 표준 셀은 시장의 요구에 대응하기 위해 칩을 보다 신속하게 설계하고 수정할 수 있지만, 이는 칩의 트랜지스터 밀도가 낮아서 die 크기가 커야 하는 비용이 든다.

https://brunch.co.kr/@docheban77/34

파운드리는 팹리스 회사에 디자인 목적으로 표준 셀 라이브러리를 공급하며, 그들의 설계가 파운드리의 설비를 사용하여 제조될 수 있도록 한다. 파운드리는 표준 셀 라이브러리뿐만 아니라 셀의 사양, 그리고 팹리스 회사의 설계가 파운드리가 지정한 설계 규칙에 대해 검증하고 파운드리의 셀을 사용하여 시뮬레이션할 수 있는 도구를 포함할 수 있는 프로세스 디자인 키트(PDK)를 제공할 수 있다. PDK는 비밀유지협약 하에 제공될 수 있다. 매크로/매크로셀/매크로 블록, 매크로셀 배열 및 IP 블록은 표준 셀보다 더 큰 기능성을 가지며 유사하게 사용된다. 소프트 매크로와 하드 매크로가 있다. 표준 셀은 보통 표준 셀 행을 따라 배치된다.

이러한 구성 요소를 통합하여, 디지털 IC 설계 과정은 매우 복잡하며 많은 전문 지식과 주의를 요구한다. 설계자들은 논리적 설계와 물리적 설계의 다양한 단계에서 수많은 결정을 내려야 하며, 이러한 결정은 최종 칩의 성능, 비용, 그리고 시장 출시 시간에 큰 영향을 미친다. 따라서, 효율적인 설계 프로세스와 강력한 도구의 사용은 이러한 목표를 달성하기 위해 필수적이다.

표준 셀, 매크로, PDK와 같은 리소스의 사용은 설계 과정을 가속화하고, 파운드리와의 긴밀한 협력을 통해 고품질의 칩을 신속하게 시장에 출시할 수 있게 한다. 이러한 방법은 또한 팹리스 회사가 자신들의 설계를 파운드리의 제조 공정과 더 잘 일치시킬 수 있게 해주어, 제조 중에 발생할 수 있는 문제를 최소화하고, 최종 제품의 성공 가능성을 높인다.

최종적으로, 디지털 IC 설계는 현대 전자 제품의 핵심 기술이며, 이 분야에서의 지속적인 혁신과 발전은 더 높은 성능, 더 낮은 비용, 그리고 더 빠른 시장 출시 시간을 가능하게 하는 새로운 기회를 제공한다.

Design lifecycle

집적 회로(IC) 개발 프로세스는 제품 요구사항을 정의하는 것으로부터 시작하여, 아키텍처 정의, 구현, bringup 및 최종 생산을 통해 진행된다. 집적 회로 개발 프로세스의 다양한 단계들이 아래에 기술된다. 비록 phase들이 여기에서 간단한 방식으로 제시되지만, 실제로는 반복이 있고 이러한 단계들은 여러 번 발생할 수 있다.

https://www.design-reuse.com/articles/54033/an-outline-of-the-semiconductor-chip-design-flow.html

Requirements

아키텍처를 정의하기 전에 몇 가지 높은 level의 제품 목표를 정의해야 한다. 요구사항은 일반적으로 시장 기회, 고객 요구사항, 실현 가능성 등을 다루는 cross functional 팀에 의해 생성된다. 이 단계에서 제품 요구사항 문서가 생성되어야 한다.

Architecture

아키텍처는 제품의 기본 구조, 목표 및 원리를 정의한다. 높은 level의 개념과 제품의 내재적 가치 명제를 정의한다. 아키텍처 팀은 많은 변수를 고려하고 많은 그룹과 interface한다. 아키텍처를 만드는 사람들은 일반적으로 아키텍처가 생성되는 영역의 system을 다루는 상당한 양의 경험을 가지고 있다. architecture 단계의 작업 제품은 architecture 사양이다.

Micro-architecture

마이크로-아키텍처는 하드웨어에 한 걸음 더 가까워진다. 이는 아키텍처를 구현하고, 그 구현을 달성하기 위한 특정 메커니즘들 및 구조들을 정의한다. 마이크로-아키텍처 단계의 결과는 아키텍처를 구현하는데 사용되는 방법들을 기술하는 마이크로-아키텍처 사양이다.

SBCD transponder System-on-Chip Architecture https://www.researchgate.net/figure/SBCD-transponder-System-on-Chip-Architecture-6_fig2_307578676

Implementation

구현 단계에서 설계 자체는 마이크로아키텍처 사양을 시작점으로 사용하여 생성된다. 이는 low level의 정의 및 분할, 코드 작성, 도식 및 검증 input을 포함한다. 이 단계는 설계가 테이프아웃에 도달하는 것으로 끝난다.

Bringup

디자인이 만들어지고 taped-out되어 제작되면 실제 하드웨어인 '첫 번째 실리콘'을 받아 실험실로 옮겨져 불러온다. bringup는 실험실에서 디자인의 전원을 켜고, 테스트하고, 특성을 파악하는 과정이다. 기기 전원이 켜지는지 확인하는 것과 같은 매우 간단한 테스트에서 시작하여 다양한 방식으로 부품에 스트레스를 주려는 훨씬 더 복잡한 테스트까지 수많은 테스트가 수행된다. bringup 단계의 결과는 특성화 데이터(부품이 사양에 얼마나 잘 작동하는지)와 errata(예상치 못한 행동)의 문서화이다.

https://resources.sw.siemens.com/ko-KR/white-paper-use-advanced-dft-and-silicon-bring-to-accelerate-ai-chip-design#disw-fulfillment-form

Productization

제품화는 설계를 엔지니어링에서 대량 생산 제조로 가져오는 작업이다. 제품 엔지니어들이 제품의 사양을 도입 단계에서 성공적으로 충족시켰을 수도 있지만, 그 설계를 대량 생산하려고 할 때 직면하는 많은 문제들이 있다. IC는 적절한 수율로 생산 volume까지 증가되어야 한다. 제품화 단계의 목표는 적절한 비용으로 대량 생산 volume에 도달하는 것이다.

Sustaining

일단 디자인이 mature되어 대량생산에 도달하면 그 디자인은 유지되어야 한다. 생산량에 큰 영향을 주지 않으려면 그 과정을 지속적으로 관찰하고 문제를 신속하게 처리해야 한다. 지속의 목표는 제품 수명이 다하기 전까지 생산량을 유지하고 비용을 지속적으로 절감하는 것이다.

Abstraction of processor core microarchitecture. https://www.researchgate.net/figure/Abstraction-of-processor-core-microarchitecture_fig3_338028324

Design process

Microarchitecture and system-level design

초기 칩 설계 과정은 시스템 레벨 설계와 마이크로아키텍처 계획으로 시작된다. IC 설계 회사 내에서, 관리 및 종종 분석팀은 새로운 칩의 설계를 시작하기 위한 제안서를 설계 팀에 제출한다. 이 산업 분야에 맞는 칩을 설계하기 위한 것이다. 상위 레벨의 설계자들은 이 단계에서 칩이 기능적으로 어떻게 작동할지 결정하기 위해 만난다. 이 단계는 IC의 기능성과 설계가 결정되는 곳이다. IC 설계자들은 전체 프로젝트에 대한 기능 요구 사항, 검증 테스트벤치 및 테스팅 방법론을 구상하고, 이러한 초기 설계를 C++ 및 MATLAB과 같은 언어를 사용하여 간단한 모델로 시뮬레이션할 수 있는 시스템 레벨 사양으로 전환한다.

순수하고 새로운 설계의 경우, 시스템 설계 단계는 명령어 세트와 작동이 계획되는 곳이며, 대부분의 칩에서는 새로운 기능을 위해 기존의 명령어 세트가 수정된다. 이 단계에서의 설계는 종종 "MP3 포맷으로 인코딩한다" 또는 "IEEE 부동소수점 연산을 구현한다"와 같은 문장으로 이루어진다. 설계 과정의 후반 단계에서, 이러한 무해해 보이는 문장들은 수백 페이지에 달하는 텍스트 문서로 확장된다.

이러한 초기 단계에서의 결정과 계획은 칩의 최종 성능, 기능, 제조 비용 및 시장 출시 시간에 결정적인 영향을 미친다. 따라서, 이 단계에서 정확하고 효율적인 설계 결정을 내리는 것은 매우 중요하며, 이는 종종 시장에서의 성공과 실패를 결정짓는다. 따라서, IC 설계 과정에서의 이러한 초기 단계는 프로젝트의 성공을 위해 매우 중요한 기초를 마련한다.

RTL 설계

시스템 설계에 대한 합의가 이루어지면, RTL(레지스터 전송 레벨) 설계자들은 Verilog, SystemVerilog, VHDL과 같은 하드웨어 기술 언어를 사용하여 기능 모델을 구현한다. 덧셈기, 시프터, 상태 기계와 같은 디지털 디자인 구성 요소 및 파이프라이닝, 슈퍼스칼라 실행, 분기 예측과 같은 컴퓨터 아키텍처 개념을 사용하여, RTL 설계자들은 칩상의 구성 요소들이 함께 작동하는 하드웨어 모델로 기능적 설명을 분해한다. 시스템 설계에서 기술된 간단한 문장들은 쉽게 수천 줄의 RTL 코드로 변환될 수 있는데, 이는 사용자가 제시할 수 있는 모든 가능한 경우에 RTL이 올바른 작동을 할 것인지 검증하기가 매우 어렵다는 것을 의미한다.

RTL Design view of RISC based MIPS Processor https://www.researchgate.net/figure/RTL-Design-view-of-RISC-based-MIPS-Processor_fig6_321020107

기능성 버그의 수를 줄이기 위해, 별도의 하드웨어 검증 그룹이 RTL을 가져와 테스트벤치와 시스템을 설계하여 RTL이 다양한 조건하에서 실제로 동일한 단계를 수행하는지 확인한다. 이는 기능 검증의 영역으로 분류된다. 많은 기술들이 사용되며, 완벽한 것은 없지만 모두 유용하다 – 광범위한 논리 시뮬레이션, 형식적 방법, 하드웨어 에뮬레이션, 린트와 같은 코드 검사, 코드 커버리지 등이 있다. 에뮬레이터에 의해 수행된 검증과 같은 검증은 FPGA나 특수 프로세서에서 수행될 수 있으며, 에뮬레이션은 시뮬레이션을 대체했다. 초기에는 칩 내의 논리 게이트를 시뮬레이션하여 시뮬레이션이 수행되었지만, 나중에는 칩 내의 RTL이 시뮬레이션되었다. 아날로그 칩 디자인을 생성할 때는 여전히 시뮬레이션이 사용된다. 프로토타입 플랫폼은 개발 중인 칩 디자인의 프로토타입에서 소프트웨어를 실행하는 데 사용되지만, 반복하거나 수정하는 데 더 느리며, 완성된 디자인에서 하드웨어 신호가 어떻게 나타날지 시각화하는 데 사용될 수 없다.

여기서 작은 오류도 전체 칩을 무용지물로 만들거나, 더 나쁜 경우가 될 수 있다. 유명한 펜티엄 FDIV 버그는 매우 드물게 발생하는 경우에 최대 61ppm(백만 분의 61)까지 잘못된 나눗셈 결과를 초래했다. 칩이 수개월 동안 생산된 후에야 누군가가 이를 발견했다. 그럼에도 불구하고 인텔은 버그를 수정할 때까지 판매된 모든 칩을 무료로 교체할 것을 제안해야 했으며, 이는 4억7500만 달러(미화)의 비용을 발생시켰다. 이 사례는 칩 설계와 검증 과정에서의 작은 오류가 얼마나 큰 경제적 손실과 브랜드 신뢰도 하락을 가져올 수 있는지 보여준다. 따라서, 칩 설계 과정에서의 정밀한 검증 단계는 매우 중요하다.

RTL 단계 이후, 설계는 보통 합성 과정을 거쳐 물리적 칩 레이아웃으로 변환된다. 이 과정은 RTL 설계를 실제 제조 가능한 칩으로 변환하는 데 필요한 세부 사항을 추가한다. 합성 과정은 설계의 타이밍, 전력 소모, 면적 등을 최적화하고, 물리적 제약 조건을 고려하여, 최종 제품의 성능과 효율성을 극대화한다.

물리적 레이아웃이 완성되면, 칩은 제조 과정을 거치게 되는데, 이 과정에서는 다양한 제조 및 테스트 단계가 포함된다. 제조 과정은 매우 복잡하며, 고도의 정밀도를 요구한다. 제조된 칩은 최종 테스트를 거쳐 시장에 출시되기 전에 모든 기능이 올바르게 동작하는지 확인된다.

Physical design

디지털 설계 흐름 내의 physical design 단계

RTL은 칩이 작동해야 할 실제 기능의 행위 모델일 뿐이다. 이는 칩이 실제 생활에서 재료, 물리학, 전기공학 측면에서 어떻게 작동할지에 대한 물리적 측면과는 연결되지 않는다. 이러한 이유로, IC 설계 과정의 다음 단계인 물리적 설계 단계는 RTL을 칩에 탑재될 모든 전자 장치, 예를 들어 커패시터, 저항기, 논리 게이트, 트랜지스터 등의 실제 기하학적 표현으로 매핑하는 것이다.

물리적 설계의 주요 단계는 아래에 나열되어 있다. 실제로는 직선적인 진행이 아니라, 모든 목표가 동시에 충족되도록 보장하기 위해 상당한 반복이 필요하다. 이는 자체적으로 어려운 문제이며, 디자인 클로저라고 불린다.

논리 합성: RTL이 칩의 대상 기술에 대한 게이트 레벨 넷리스트로 매핑된다.
플로어플래닝: 칩의 RTL이 칩의 큰 영역에 할당되고, 입력/출력(I/O) 핀이 할당되며, 큰 객체(배열, 코어 등)가 배치된다.
배치: 넷리스트의 게이트가 다이 영역의 중복되지 않는 위치에 할당된다.
논리/배치 정제: 성능과 전력 제약을 닫기 위한 반복적인 논리 및 배치 변환이 이루어진다.
클록 삽입: 디자인에 클록 신호 배선(일반적으로 클록 트리)이 도입된다.
라우팅: 넷리스트의 게이트를 연결하는 배선이 추가된다.
포스트와이어링 최적화: 성능(타이밍 클로저), 노이즈(신호 무결성), 그리고 수율(제조 가능성을 위한 디자인) 위반을 제거한다.
제조 가능성을 위한 디자인: 가능한 한 제조가 쉽고 효율적이도록 디자인이 수정된다. 이는 파운드리에서 설정한 디자인 규칙을 준수하면서 가능한 곳에 추가 비아를 추가하거나 더미 메탈/확산/폴리층을 추가함으로써 달성된다.
최종 검사: 오류는 비용이 많이 들고 시간이 많이 걸리며 발견하기 어렵기 때문에, 종합적인 오류 검사가 규칙이다. 논리 매핑이 올바르게 수행되었는지 확인하고, 제조 규칙이 충실히 따랐는지 확인한다.
칩 마무리와 테이프아웃 및 마스크 생성: 디자인 데이터는 마스크 데이터 준비에서 포토마스크로 전환된다.

https://www.mouser.kr/applications/low-power-analog-design/

Analog Design

마이크로프로세서와 소프트웨어 기반 설계 도구가 등장하기 전에, 아날로그 IC는 손 계산과 프로세스 키트 부품을 사용하여 설계되었다. 이러한 IC는 저복잡도 회로였으며, 예를 들어, 연산 증폭기와 같은 것으로, 일반적으로 십 개 이하의 트랜지스터와 몇 개의 연결만을 포함했다. 제조 가능한 IC를 달성하기 위해서는 반복적인 시행착오 과정과 장치 크기의 "과다 설계"가 종종 필요했다. 검증된 설계의 재사용은 이전 지식에 기반하여 점점 더 복잡한 IC를 구축할 수 있게 했다. 1970년대에 저렴한 컴퓨터 처리 기능이 사용 가능해지면서, 손 계산으로는 실용적이지 않은 더 큰 정확도로 회로 설계를 시뮬레이션하는 컴퓨터 프로그램이 작성되었다. 아날로그 IC를 위한 첫 번째 회로 시뮬레이터는 SPICE(통합 회로 강조 시뮬레이션 프로그램)라고 불렸다. 컴퓨터화된 회로 시뮬레이션 도구는 손 계산으로는 달성할 수 없는 더 큰 IC 설계 복잡성을 가능하게 하여 아날로그 ASIC의 설계를 실용적으로 만들었다.

아날로그 설계에서는 많은 기능적 제약을 고려해야 하기 때문에, 디지털 설계가 자동 배선 및 합성을 포함하여 고도로 자동화된 것과는 대조적으로, 수동 설계는 오늘날에도 여전히 널리 사용되고 있다. 결과적으로, 현대의 아날로그 회로 설계 흐름은 상향식과 하향식 두 가지 다른 설계 스타일로 특징지어진다. 상향식 설계 스타일은 전통적인 디지털 흐름과 유사한 최적화 기반 도구를 사용한다. 하향식 절차는 "전문 지식"의 재사용을 통해, 절차적 설명에 포착된 이전에 고안된 해결책의 결과를 재현하여 전문가의 결정을 모방한다. 예를 들어, PCells과 같은 셀 생성기가 있다.

Coping with variability

아날로그 IC 설계에서 가장 중요한 도전 중 하나는 반도체 칩에 구축된 개별 장치의 변동성에 관련된다. 보드 레벨 회로 설계가 각각 테스트되어 가치에 따라 분류된 장치를 디자이너가 선택할 수 있게 하는 것과 달리, IC의 장치 값은 디자이너가 제어할 수 없는 상황에서 넓게 변동할 수 있다. 예를 들어, 일부 IC 저항은 ±20%까지 변동할 수 있고 통합 BJT의 β는 20에서 100까지 변동할 수 있다. 최신 CMOS 공정에서는 수직 PNP 트랜지스터의 β가 1 이하로 떨어질 수도 있다. 설계 도전을 더하는 것은, 장치 속성이 각 처리된 반도체 웨이퍼마다 다를 수 있다는 것이다. 장치 속성은 도핑 기울기 때문에 각각의 개별 IC 내에서도 상당히 변동할 수 있다. 이러한 변동성의 근본 원인은 많은 반도체 장치들이 공정에서 제어할 수 없는 무작위 변동에 매우 민감하기 때문이다. 확산 시간의 약간의 변화, 불균일한 도핑 수준 등은 장치 속성에 큰 영향을 줄 수 있다.

https://slideplayer.com/slide/13993265/

장치 변동의 영향을 줄이기 위해 사용되는 일부 설계 기법은 다음과 같다:
절대 저항 값보다는 밀접하게 일치하는 저항의 비율을 사용한다.
변동이 일치하는 매치된 기하학적 형태의 장치를 사용한다.
통계적 변동이 전체 장치 속성의 무시할 수 있는 부분이 되도록 장치를 크게 만든다.
변동을 상쇄하기 위해 큰 장치(예: 저항)를 부분으로 분할하고 서로 엮는다.
오프앰프의 트랜지스터 차동 쌍과 같이 밀접하게 일치해야 하는 장치의 변동을 상쇄하기 위해 공통 중심점 장치 레이아웃을 사용한다.

벤더

전자 설계 자동화 도구를 판매하는 3대 기업은 Synopsys, Cadence, and Mentor Graphics이다.

https://techovedas.com/top-eda-tools-in-each-step-of-asic-design-flow/

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[ 세미피디아] Understanding Electromigration and IR Drop in Semiconductor Chip

전자공학과 학생 — Sat, 6 Apr 2024 15:12:04 +0900

Understanding Electromigration and IR Drop in Semiconductor Chip Design: Challenges and Techniques

https://www.eletimes.com/understanding-electromigration-and-ir-drop-in-semiconductor-chip-design-challenges-and-techniques

Abstract

IC 및 칩 설계에서 더 낮은 기술 노드들로 나아감에 따라, 와이어 폭은 트랜지스터 크기와 함께 얇아진다. 이것은 와이어 저항을 16nm 이하의 기술 노드에서 더 dominant하게 만든다. 증가하는 저항과 금속 와이어의 감소하는 width는 많은 Electromigration 및 IR 드롭 이슈들을 초래한다. 이 두 이슈들은 전자 장치의 수명을 감소시키는 데 주요한 역할을 하며, 기술 노드가 낮은 모든 전자 장치에서 functionality failure의 원인이다.

이 글에서는 electromigration과 IR 드롭의 문제점과, 이러한 문제가 전자기기에서 발생하는 것을 방지하기 위한 기술에 대해 논의할 것이다.

나노미터 크기에 영향을 미치는 기술 동향:

소형 전자 디바이스들에 대한 기술 동향 및 수요는 modern IC design을 요구한다. 전자 장비 제조사들은 기하급수적으로 금속 interconnect width을 줄이고 있다. 그 결과, interconnect의 단면적이 감소하고 있다. 게다가, 증가하는 기능성 integration 및 디바이스 상호연결로 인해, die 상에 더 많은 와이어들이 존재한다. 따라서, 16nm 미만의 노드들 상에서 동작하는 임의의 디바이스는 일정 기간 동안, 비례 전류들의 통과의 실패로 인해 전자기 이동 및 IR 드롭의 이슈들로 이어지는 성능 이슈들에 취약하다.

Electromigration이란 무엇인가?

전자 이동[EM]은 일정 기간 동안 전도성 전자와 이온 사이의 운동량 전달로 인한 분자 변위이다. 전류의 밀도가 높을 때 발생하며, 이로 인해 금속 이온이 전자 흐름 방향으로 표류하게 된다. 전자 이동은 일반적으로 수년 동안 현장에 device를 배치한 후에 발생한다.

전자이동 효과로 인해 금속선이 개방형과 단락(short)으로 파열될 수 있다. EM은 와이어 저항을 증가시킬 수 있으며, 이로 인해 전압 강하로 인해 소자 slowdown이 발생할 수 있다. 단락 또는 개방으로 인해 회로에 영구적인 고장을 일으킬 수도 있다. EM은 온도(Joule Heating)와 함께 양의 피드백 루프(positive feedback loop)에 들어간다. 여기에 Black’s Equation으로 금속선의 평균 고장 시간(MTTF)을 찾는 방법이 있다.

전선의 전자이동 신뢰도(Black's equation)

A = 단면적 의존 상수

Jn = 전류밀도

Ea = 활성화 에너지

k = 볼츠만 상수

T = 켈빈 단위의 온도

N = 스케일링 팩터(일반적으로 검은색에 따라 2로 설정됨)

Black’s equation relating mean time to failure MTTF to current density and an Ahrrenius process for electromigration

https://resources.system-analysis.cadence.com/blog/msa2020-blacks-equation-for-mttf-due-to-electromigration

IR Drop이란?

IR 강하는 표준 셀의 전원 핀에 도달하기 전에 전력망을 구성하는 금속 배선의 전압 강하이다. IR 강하를 제한하는 것은 셀의 속도와 칩의 전반적인 성능에 영향을 미치므로 매우 중요하다.

IR 강하에는 두 가지 유형이 있다:

Static
Dynamic

Static IR Drop:

정적 IR 강하는 설계를 위한 평균 전압 강하이다. 이는 전력 공급기를 각각의 표준 셀에 연결하는 전력망의 RC에 의존한다. 평균 전류는 전적으로 시간 주기에 의존한다. 게이트 채널 누설 전류가 정적 IR 강하의 주요 원인이다.

Vstatic_drop = Iavg x Rwire [Iavg는 모든 누설 전류 인자]

Dynamic IR Drop:

동적 IR 강하는 트랜지스터의 높은 스위칭 활동으로 인한 전압의 강하이다. 이는 칩의 스위칭 활동으로 인해 전원으로부터 전류에 대한 요구가 증가할 때 발생한다. 동적 IR 강하는 로직의 스위칭 시간에 의존하며 클럭 주기에 덜 의존한다. 동적 IR 강하는 많은 수의 회로부가 동시에 스위칭하여 피크 전류 수요를 유발할 때 발생하는 IR 강하를 evaluate한다. 이 전류 수요는 고도로 localized되어 단일 클럭 사이클[수백ps] 내에서 brief할 수 있으며, 추가적인 setup 또는 hold-time violation을 유발하는 IR 강하를 초래할 수 있다. 일반적으로 클럭 네트워크의 높은 IR 강하 영향은 홀드타임 위반을 유발하는 반면, 데이터 경로 신호망의 IR 강하는 셋업 시간 위반을 유발한다. 이러한 경우, 스위칭 활동이 높은 많은 표준 셀을 feed하는 역할을 하는 범프의 부담이 완화될 수 있도록 표준 셀들을 분리할 수 있다.

Vdynamic_drop = L(di/dt) [전류 L은 스위칭 전류에 의해 유발]

A Case in Point:

EM violations in networking ASIC in 16nm FF+

우리는 signal/clock net에서 1155건의 전자 이동 violation을 관찰했다. 우리는 371fF 부하의 max_cap을 가졌고 평균 net length는 ~640um였다. 정전용량 부하는 표준 셀 lib의 기본값을 기반으로 했다. 이는 net이 더 많은 전류를 허용할 수 있도록 했다.

APSDRC_net_210033의 총 커패시턴스: 0.34327

APSDRC_net_210033의 총 길이: 1345.995

16nm FF+에서의 네트워크 ASIC에서의 IR 과제

clock cells는 항상 50%의 duty cycle로 스위칭하기 때문에 우리는 시계 셀들 근처의 IR 강하를 보았다. 우리는 시계 셀들의 근접한 위치에 표준 셀들이 있다는 것을 관찰했고, 이 때문에 전체적인 영역이 매우 조밀해졌고, 그 영역 주변에서 IR 강하가 있었다. clock 외에도 전력이 부족한 일부 셀과 고밀도 지역에서 IR drop hotspot이 발생한다.

Techniques to prevent Electromigration and IR Drop

Electromigration Mitigation

01 Violated nets(취약망)에 NDR(Non-default Rule) 적용

일단 EM 결과가 나오면, net shape을 취하고 NDR로 net을 다시 라우팅할 수 있다. NDR을 적용하는 것은 더 많은 간격을 가진 double-wide or triple-wide metal을 사용하는 clock nets의 라우팅을 포함한다. 이것은 빠르게 대부분의 violations을 제거하고 심지어 2개의 매개변수인 1) driver strength와 2) load에 기초하여 EM 위반 가능성이 더 높은 net을 예측할 수 있다.

더 많은 load와 heavy driver가 있는 net을 filter out하고 NDR로 옮길 수 있다. 프로젝트 통계를 기반으로 다양한 driving strength에 대한 threshold load를 결정할 수 있다.

Example: We saw an amazing improvement on one of the blocks

Command: create_routing_rule em_ndr -widths “M2 0.064 M3 0.064 M4 0.064” -cuts {{VIA1 {Vrh 1} {Vrv1}} {VIA2 {Vrh 1} {Vrv 1}} {VIA3 {Vrh 1} {Vrv 1}} {VIA4 {Vr 1}}}

foreach net [gon [get_nets $nets] ] { set_routing_rule $net -rule em_ndr }

이러한 setting 이전에는 309건의 violation이 있었으며, NDR을 적용한 후에는 1건으로 감소하였다.

02 Restricting load target for nets

net에 걸리는 부하를 줄이거나 제한하는 것은 또한 전기이동의 발생을 막는데 도움이 될 수 있다. 위의 예제에서 우리는 142fF를 설계상의 평균 정전용량으로 보았다. 몇 가지 실험의 통계를 바탕으로 우리는 모든 net에 최대 60fF의 부하가 걸리도록 제한하였다. 그 결과, 우리는 평균 net길이뿐만 아니라 신호 EM에서도 매우 좋은 개선을 관찰했다.

Command: set_max_capacitance 0.06 [current_design] #setting max_cap_value for the design

IR Drop Mitigation

01 Padding clock cells

IR drop issue에서, 클록 구조는 높은 클록 스위칭으로 인한 칩의 전력 소비의 주요 원인이다. 그러나 패딩 클록 셀 기술을 사용하면, clock buffers/inverter 및 클록 게이트 셀들은 표준 셀들 및 이들 주변의 임의의 과도한 cell density를 방지하기 위해 keepout region로서 여분의 영역이 제공된다. 이는 동적 IR 드롭을 방지하는 데 도움이 된다.

Command: create_keepout_margin -outer {3.6 0.576 3.6 0.576} $clock_type_keepout IMAGE: A cell with cell padding

02 Cell Padding/Decap insertion around cells within a dynamic IR hotspot region

동적 IR 드롭 문제는 driving strength가 높은 일부 셀에 의해 발생한다. 이 셀들에 cell padding을 주거나 주변 또는 IR 핫스팟 영역에 decap cell을 삽입하여 IR 드롭 문제를 방지할 수 있다.

결론:

lower geometry design의 경우 IR 드롭과 electromigration의 문제가 일반적이다. lower geometry design에서 IR drop의 주요 문제를 방지하고 NDR을 clock net에 적용하는 등의 방법으로 전자이동을 줄일 수 있다.

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[ 세미피디아] Overcoming Lower Geometry Design Challenges

전자공학과 학생 — Sat, 6 Apr 2024 13:52:58 +0900

원문 : https://medium.com/@einfochips/overcoming-lower-geometry-design-challenges-4ae7a4b5ea0

실리콘 세계에서 lower geometry design의 이점은 누구나 알고 있다. 점점 더 많은 부품이 칩에 포장됨으로써, 모든 실리콘 제조업체에서 올바른 footprint이 보장될 뿐만 아니라 제조업체는 촘촘하게 적층된 소형 실리콘으로 향상된 기능과 성능을 달성할 수 있다. 더 짧은 trace와 추가 부품을 위한 새로운 기능 및 기능이 추가된 고속의 on-chip applications은 제조업체가 웨어러블 및 소형 장치, 사물 인터넷, 스마트 센서 등의 미래를 수용하는 데 용이하다.

Lower Geometry Design의 이해

lower geometry design를 사용하는 것의 모든 장점에도 불구하고, 이러한 작은 노드 상의 온-칩 조건은 물리적 결함의 증가, 메모리 및 핀 수의 제한, 극단적인 노이즈, 전력 소실 및 잘못된 고장 진단을 초래한다.

지속적인 트랜지스터 기하학적 구조의 감소 추세를 따라가기 위해, 트랜지스터 크기 및 threshold voltage에 영향을 미치는 많은 onchip process variations와 함께 결함 밀도의 급격한 증가가 수반된다.
더 적은 핀을 사용할 수 있기 때문에, logic check의 필요성이 더 커지고, 칩이 구현된 후에 고장 진단을 더 어렵게 만든다.
또한, 트랜지스터 geometries의 지속적인 감소로 인해 테스트에 사용할 수 있는 핀이 계속 감소하여 테스트 가능성에 대한 asic/fpga 설계 및 검증 서비스가 매우 어렵다.
이러한 과제는 고품질의 제품을 보장하는 새로운 fault model, 테스트 절차 및 스캔 기술의 개발로 이어졌다.
또한 테스트 중 전력 소실이 수율에 영향을 미치고 테스트 절차 중에만 발생하는 고장 [failures that occur only during the test procedure]을 유발하므로 DFT 프로세스를 재설계하여 오류 없는 제품의 설계 가능성을 높일 수 있다.

small geometry chip을 설계하는 동안 직면할 수밖에 없는 몇 가지 일반적인 과제와 이를 극복할 수 있는 방법을 살펴보자:

Challenge 1: Added Defects

작은 기술 노드들을 갖는 디바이스들은 디바이스에서 발생하는 물리적 결함들의 확률을 증가시킨다. 감소된 기하학적 구조들은 프로세스 변동, 크로스토크, 전력 공급, 및 노이즈 효과들과 같은 다수의 추가된 결함들로 이어진다.

Solution

경로 지연 시험과 같은 절차를 사용하여 누적 지연 결함을 가정한 설계의 중요 경로는 경로가 지정된 최소 지속 시간을 초과하도록 하고 중요 경로가 실제로 시험되고 있는지 확인한다. 유지 시간 시험은 최대 타이밍 슬랙을 갖는 최단 경로를 대상으로 하고 가능한 모든 유지 시간 위반을 효과적으로 탐지할 수 있는 또 다른 메커니즘이다.

Challenge 2: Low Pin Count

작은 패키지 크기와 메모리 및 핀 제한이 있는 저비용 테스트 메커니즘의 광범위한 채택으로 인해 디지털 핀의 수가 감소함에 따라 테스트 목적으로 사용할 수 있는 핀의 수가 감소했다.

Solution

스캔 압축 기술은 테스트 시간과 테스터 데이터 볼륨을 줄이면서 동시에 몇 개의 핀만을 사용할 수 있어야 하기 때문에 큰 인기를 얻고 있다. 스캔 체인 이전에 병렬화 구조 또는 직렬화 구조를 추가함으로써 더 높은 주파수에서 테스트를 수행할 수 있으며, 더 적은 수의 테스트 핀으로도 테스트 시간을 동일하게 유지할 수 있다.

하위 설계 지오메트리에 대한 ASIC/FPGA 서비스

Challenge 3: Higher Defect Density

낮은 technology node에서 defect 밀도가 더 높기 때문에 Design For Test 전략에 영향을 미치는 새로운 설계 문제를 해결해야 한다.

Solution

효율적인 진단 방법을 접목하여 기기의 제조 결함을 정확하게 파악하고 수율 학습 및 생산 지원을 높일 수 있다. 진단 지원을 활용하여 결함 위치 및 결함 유형을 파악하고 지능형 고장 분석을 달성할 수 있다.

Challenge 4: Extreme Power Consumption

전력 소비는 낮은 geometry 모듈을 설계하고 테스트하는 동안 고려되어야 하는 가장 중요한 과제 중 하나이다. 테스트 시간을 줄이기 위해, 최소 시간 내에 가능한 많은 것을 테스트하는 경향이 있다. 이는 good die가 faulty die로서 검출될 수 있고, 그 반대는 전체 수율에 영향을 미칠 수 있다. 또한 과도한 열 방출은 테스트 프로세스 중에 칩이 burn되도록 할 수 있으며, 이는 lower technology nodes에서 더 두드러진다.

Solution

저전력 ATPG 기술들을 통합함으로써, 상이한 계층들을 선택적으로 테스트함으로써 소실되는 전력을 감소시킬 수 있고, 또한 test vectors의 런타임을 감소시킴으로써, 더 빠른 post-silicon debug 및 core reusability을 달성할 수 있다.

Ensuring Good Quality Silicon

작은 technology nodes일수록 높은 defect coverage를 달성하는 것이 중요하다. 리스크를 줄이는 테스트 기법을 사용하면 전력 소비를 크게 줄이고 성능을 향상시킬 수 있다.

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[세미피디아] Understanding Electromigration and IR Drop in Semiconductor Chip

Understanding Electromigration and IR Drop in Semiconductor Chip Design: Challenges and Techniques https://www.eletimes.com/understanding-electromigration-and-ir-drop-in-semiconductor-chip-design-challenges-and-techniques Abstract IC 및 칩 설계에서

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[ 세미피디아] VLSI에서의 전력 손실: 저전력 SoC 설계로 성능향상

전자공학과 학생 — Sat, 6 Apr 2024 11:59:25 +0900

VLSI에서의 전력 손실: 저전력 SoC 설계로 성능향상

2018년11월12일 - Riya Savjani

원문보기
https://www.einfochips.com/?s=Power+Dissipation+in+VLSI%3A+Moving+to+Low+Power+SoC+Design+While+Improving+Performance&post_type=post

현재 우리는 더 많은 기능과 더 긴 배터리 수명을 가진 더 날렵한 장치를 필요로 한다. 이는 더 작은 칩에 더 많은 부품을 패킹함으로써 달성할 수 있고, 따라서 대세는 low geometry 칩 설계이다. 그러나 현재 사용되는 모든 회로에서 전력 손 또는 누설 전류가 발생하므로 전체 전력 소비가 증가하여 모바일 애플리케이션에 덜 적합하다. 이 글에서 전력 손실의 유형에 대해 이야기하고 이러한 전압 손실을 방지하는 방법에 대해서도 언급한다.

과거 데스크톱 PC 시대에 VLSI 설계의 주요 목표는 게임, 비디오 압축 및 그래픽과 같은 실시간 계산 기능의 속도를 최적화하는 것이었다. 그 덕분에 우리는 엔터테인먼트 및 계산에 대한 요구를 충족시킬 수 있는 다양한 그래픽 처리 장치와 신호 처리 모듈을 통합할 수 있는 반도체 IC를 보유하게 되었다. 이러한 설계 노력은 실시간 계산 능력을 달성했지만, 휴대 전화와 같은 복잡한 작업을 많은 전력을 소비하지 않고 충분히 수행할 수 있는 휴대용 장치의 폭발적인 수요를 완전히 해결하지는 못했다.

통신, 컴퓨팅 및 엔터테인먼트를 위한 휴대용 및 많은 웨어러블 전자 장치에 대한 수요가 증가함에 따라 배터리 수명이 길어지고, 전력 소비가 감소하며, 디바이스의 무게가 감소해야 했다. 이에 따라, 저전압 및 저전력 설계 기법을 활용할 수 있는 솔루션 개발의 필요성이 증가하고 있다. 이제 VLSI 설계에서 전력 소비도 중요한 변수로 고려되기 때문에, design space가 확장되어 기존 작업의 복잡성이 가중될 수 있다. 이 문제에 대한 이상적인 해결책을 개발하기 위해서는 '저전력 설계'가 중요한 요소로 고려되어야 한다.

VLSI에서의 전력 손실

최근 소비자들은 비교적 저렴한 가격에 모든 최첨단 기능이 탑재된 기기를 원한다. 그들은 배터리 수명을 손상시키지 않으면서 non-mobile 제품과 동일한 수준의 효율성을 제공하는 휴대 기기와 애플리케이션을 필요로 한다. 우리가 스마트폰에서 소비자들이 가장 많이 요구하는 기능들을 분석해보면, 약 70%의 사용자들은 긴 대화와 대기 시간을 원한다. 그들은 고급 프로세스에 사용되는 높은 수준의 실리콘 integration이 필요할 수도 있는 더 날렵한 휴대폰을 원하지만, 이 프로세스들은 더 높은 전력 소모를 가지고 있어 기기 온도를 더 높인다.

SoC에서 전력 소비가 왜 그렇게 중요할까?

시스템 온 칩에서 전원 관리가 중요한 이유는 다음과 같다:

포장 및 냉각과 관련된 비용
대기 시간 및 배터리 수명
디지털 노이즈 면역
환경문제

전력손실의 종류

회로에서 전력 손실은 다음과 같은 유형으로 분류할 수 있다:

Static power 손실: 시스템의 전원이 공급되지 않거나 대기 모드일 때 전력 손실은 누설 전류의 형태로 발생한다. 회로에는 subthreshold 누설, 트랜지스터 및 n-well 주변의 다이오드 누설, 터널 전류, 게이트 누설 등을 포함한 여러 가지 누설 전류 소스가 있다.

Dynamic power 손실: Logic transitions들은 로직 게이트들이 load 커패시턴스를 충전 및 방전하게 한다. 다시 말해서, 이러한 유형의 전력 손실은 트랜지스터들의 스위칭 활동으로 인해 발생한다.

저전력 설계를 통한 전력손실 최소화

VLSI 업체들은 전력 손실을 줄이기 위해 여러 가지 대응을 취할 수 있다. 저전력 설계를 구현할 수 있는 몇 가지 방법을 아래에서 논의한다:

supply voltage 감소

전압을 감소시키는 것은 전력 소비를 감소시키는 효과적인 방법이다. 특별한 기술이나 회로 없이, 공급 전압을 2배 감소시키면 전력 소비를 4배 감소시킬 수 있다. 그러나, 공급 전압을 감소시킴으로써 성능도 감소되는데, 이는 threshold voltage를 감소시킴으로써 방지될 수 있다.

Physical capacitance

회로의 동적 전력 소비는 스위칭되는 물리적 커패시턴스에 직접적으로 의존한다. 따라서, 전압을 감소시키는 것 뿐 아니라, 커패시턴스를 감소시키는 것은 더 낮은 손실을 위한 또 다른 방법이다.

Design process

저전력 VLSI는 시스템 및 알고리즘 레벨에서 시작하여 회로 및 레이아웃 레벨에 이르기까지 설계 프로세스의 다양한 레벨에서 최적화함으로써 달성될 수 있다.

system level
Partitioning and power down
Algorithm level
복잡성, 규칙성 및 동시성
Architecture level
Parallelism, redundancy, pipelining 및 데이터 인코딩
Circuit level (logic)
에너지 복구, 로직 스타일 및 트랜지스터 크기 조정
Technology level
Threshold 감소 및 multi-threshold devices

현재 동향

전자 기기가 점점 더 작아지고, 더 강력해지고, 어디에나 있게 되면서, VLSI 회로에서 전력 소산을 관리하는 것이 최우선 과제가 되었다. 과제는 명확하다: 어떻게 하면 전력 소비를 최소화하면서 고성능 SoC (System-on-Chip) 설계를 만들 수 있을까?

01. Subthreshold Voltage Operation

Trend: 트랜지스터 누설 전류가 지배적인 subthreshold 전압 레벨에서 VLSI 회로를 작동한다.

Impact: 이 방법은 정적 전력 소비를 크게 줄여 IoT 기기와 같은 저전력 application에 이상적이다.

Advancements: near-threshold 컴퓨팅과 같은 첨단 기술은 이러한 저전압 수준에서 보다 안정적인 작동을 가능하게 한다.

02. Dynamic Voltage and Frequency Scaling (DVFS)

Trend: 공급 전압과 클럭 주파수를 동적으로 변화시키는 DVFS 기법.

Impact: DVFS는 워크로드 요구사항에 따라 성능을 조정하여 전력 소비를 최적화한다.

Advancements: 실시간 모니터링 및 제어 알고리즘은 DVFS에서 에너지 효율을 향상시킨다.

03. FinFET and Beyond

Trend: FinFET 및 새로운 트랜지스터 기술의 채택.

Impact: FinFET는 기존 평면 트랜지스터에 비해 낮은 전력 소비를 제공한다.

Advancements: 연구자들은 성능을 더욱 향상시키고 전력을 줄이기 위해 나노와이어와 나노시트 트랜지스터를 연구하고 있다.

04. Advanced Process Nodes

Trend: 7nm, 5nm 등 첨단 반도체 제조 노드로의 이동.

Impact: 프로세스 노드가 작을수록 전력 효율성과 성능이 향상된다.

Advancements: 극자외선(EUV) 리소그래피는 무어의 법칙의 경계를 허물면서 더 작은 노드를 가능하게 하고 있다.

05. Heterogeneous Integration

Trend: CPU, GPU, 가속기 등 다양한 종류의 처리 장치를 하나의 칩에 결합하는 것.

Impact: 하드웨어로 offloading하여 전력 소모가 많은 작업을 최적화한다.

Advancements: 칩렛 기반 설계 및 고급 상호 연결 기술의 개발로 heterogeneous 통합이 간소화.

06. AI-Driven Power Management

Trend: 지능형 전력 관리를 위한 인공지능(AI) 활용.

Impact: AI 알고리즘은 실시간으로 작업량 패턴을 예측하고 전력 프로파일을 조정할 수 있다.

Advancements: 강화 학습 및 신경망 기반 전력 관리 시스템이 더욱 정교해지고 있다.

07. Low-Power Memory Technologies

Trend: 저항성 램(RRAM) 및 스핀 전달 토크 자기 램(STT-MRAM)과 같은 저전력 메모리 기술의 채택.

Impact: 이러한 기술은 메모리 집약적인 작업에서 전력 소비를 줄인다.

Advancements: 비휘발성 메모리를 CPU 캐시에 통합하여 전력 효율을 개선한다.

08. Advanced Packaging Solutions

Trend: 2.5D 및 3D 적층과 같은 칩 패키징의 혁신.

Impact: 컴팩트하고 효율적인 패키징으로 데이터 전송 시 전력 손실을 줄일 수 있다.

Advancements: TSV(Through Silicon Vias) 및 칩렛 기반 설계를 통해 고대역폭, 저전력 상호 연결이 가능하다.

09. Energy Harvesting

Trend: 환경의 에너지를 활용하여 IoT 기기에 전력을 공급한다.

Impact: IoT 센서 및 장치는 배터리 교체 없이 작동할 수 있다.

Advancements: 태양 전지 및 압전 발전기와 같은 에너지 하베스팅 기술을 VLSI 설계에 통합한다.

10. Security-Aware Power Management

Trend: 보안상의 영향을 고려한 전력 관리 전략.

Impact: 전력 소비를 최적화하면서 사이드 채널 공격으로부터 보호하고 부팅 프로세스를 안전하게 보호한다.

Advancements: 하드웨어 기반 보안 모듈을 VLSI 칩에 통합하여 보호 기능을 강화한다.

저전력, 고성능의 미래 VLSI에서 power dissipation의 추세는 모바일 장치와 웨어러블부터 엣지 컴퓨팅과 IoT에 이르기까지 광범위한 응용 분야에서 에너지 효율적인 장치에 대한 필요에 의해 개발된다. industy가 칩 설계의 바운더리를 확장함에 따라, 저전력 전략과 고성능 목표의 융합이 VLSI의 미래를 정의할 것이다. 칩 설계자와 제조업체는 이러한 추세의 최전선에서 상호 연결된 세계에 동력을 공급하는 에너지 효율적이고 고성능의 차세대 SoC를 만들 수 있다.

마무리

이어지는 글

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[세미피디아] Overcoming Lower Geometry Design Challenges

원문 : https://medium.com/@einfochips/overcoming-lower-geometry-design-challenges-4ae7a4b5ea0 실리콘 세계에서 lower geometry design의 이점은 누구나 알고 있다. 점점 더 많은 부품이 칩에 포장됨으로써, 모든 실리콘 제

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전자공학과 학생 — Fri, 5 Apr 2024 22:05:38 +0900

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UK GARAGE

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전자공학과 학생 — Fri, 5 Apr 2024 09:43:59 +0900

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house mixes

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교내 반도체 스터디 2회차 - 증착공정 PVD, CVD, ALD

전자공학과 학생 — Thu, 4 Apr 2024 19:21:56 +0900

증착공정 –PVD CVD ALD.pdf

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딴딴’s 반도체사관학교 반도체 취업전쟁, 훈련은 실전처럼! #반도체 취업소탕 프로젝트, 딴사관과 함께 하세요.

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[반도체 전공정 5편] “더 작게, 더 많이” 미세화를 위한 핵심 ‘증착 공정’ (5/6)

우리는 앞서 쿠키를 만들어 가는 과정을 조금씩 살펴봤다. 쿠키 사이에 초코 시럽을 넣기 위해 쿠키 일부를 깎아 냈으므로, 그다음에는 초코 시럽을 바르고 다른 쿠키를 덮어야 함을 알 수 있다.

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[반도체 특강] ALD, 원자를 이용해 박막을 만드는 방법

트랜지스터가 점유하는 체적을 지속적으로 축소시키기 위해서는 표면을 둘러싸고 있는 막의 두께를 줄여야 합니다

news.skhynix.co.kr

https://sshmyb.tistory.com/m/78

[증착공정] 훈련 1 : "Deposition 용어 정리"

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[딴딴's 속성과외] 증착 공정 -1편- / 불랑사례 / 실무에서 충분히 일어날 수 있는 불량 유형.

여러분들 오늘은 증착공정에서 쉽게 발생할 수 있는 불량 유형에 대해서 다루어볼 예정입니다. 물론 정말 다양한 불량 유형이 있겠지만, 오늘은 증착공정에서 Hard성 Fail을 유발하며 쉽게 발생할

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텅스텐은 우수한 Filling 특성으로 Via 나 Contact을 채우는데 사용됩니다. ■ Tungsten, W 텅스텐 [질문 1]. Tungsten, W 텅스텐 막의 용도에 대해서 설명해보세요. 텅스텐은 우수한 Gap filling 특성을 갖고 있

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드디어, Atomic Layer Deposition, ALD 까지 왔습니다. ALD 장비를 이해하면 왜 ALD 장비가 EUV와 함께 미세화 트랜드에 반드시 필요한 공정인지 알 수 있을 것입니다. [질문 1]. Atomic Layer Deposition, ALD 에 대해

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여러분들은 Atomic Layer Deposition, ALD 공정에 대해서는 많이 접해보셨을 겁니다. 원자 한층 한층을 제어하여 Deposition하는 기술인데, Etch 공정에서도 원자 한층 한층 Etching 해나가는 ALE 기술이 존재합

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교내 반도체 스터디 1회차 - 반도체 8대 공정

전자공학과 학생 — Sun, 31 Mar 2024 13:51:36 +0900

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2.28MB

참고자료

삼성 반도체뉴스룸 8대공정
https://semiconductor.samsung.com/kr/support/tools-resources/fabrication-process/

하이닉스 뉴스룸 8대공정
https://news.skhynix.co.kr/post/tag/%EB%B0%98%EB%8F%84%EC%B2%B4%EA%B3%B5%EC%A0%95/page/1?type=tag&text=%EB%B0%98%EB%8F%84%EC%B2%B4%EA%B3%B5%EC%A0%95

SK하이닉스 뉴스룸 기사

SK하이닉스는 반도체 기술 기반의 IT 생태계 리더로서 사회 구성원 모두와 함께 더 나은 세상을 만듭니다. 다양한 반도체 기술과 트렌드를 SK하이닉스 뉴스룸에서 만나세요.

news.skhynix.co.kr

반도체 8대 공정 | 반도체 제조 공정 | 삼성반도체

삼성 반도체 제조 공정을 한눈에 볼 수 있는 반도체 8대 공정에 대해 상세히 알아보십시오.

semiconductor.samsung.com

EDS공정(Electrical Die Sorting)은 웨이퍼 위에 전자회로를 그리는 FAB 공정과 최종적인 제품의 형태를 갖추는 패키지 공정 사이에 진행됩니다. 즉 전기적 특성검사를 통해 개별 칩들이 원하는 품질 수준에 도달했는지를 확인하는 공정으로써 그 목적은 아래와 같습니다.

웨이퍼 상태 반도체 칩의 양품/불량품 선별
불량 칩 중 수선 가능한 칩의 양품화
FAB 공정 또는 설계에서 발견된 문제점의 수정
불량 칩을 미리 선별해 이후 진행되는 패키징공정 및 테스트 작업의 효율 향상

ET Test(Electrical Test)는 반도체 집적회로(IC) 동작에 필요한 개별소자들(트랜지스터, 저항, 캐패시터, 다이오드)에 대해 전기적 직류전압, 전류특성의 파라미터를 테스트하여 동작 여부를 판별하는 과정입니다. 반도체 칩(Chip)으로 행하는 첫 테스트라고 볼 수 있습니다. 이어지는 WBI공정(Wafer Burn In)은 웨이퍼에 일정 온도의 열을 가한 다음 AC(교류)/DC(직류) 전압을 가해 제품의 결합, 약한 부분 등 잠재적인 불량 요인을 찾아냅니다. 제품의 신뢰성을 효과적으로 향상시키는 공정입니다.

Hot/Cold 공정에서는 전기적 신호를 통해 웨이퍼 상의 각각의 칩 중 불량품이 있는지 판정합니다. 수선 가능한 칩은 수선 공정에서 처리하도록 정보를 저장하는데요. 이때, 특정 온도에서 정상적으로 동작하는지 판별하기 위해 상온보다 높고 낮은 온도의 테스트가 병행됩니다.

Repair 공정은 EDS공정에서 가장 중요한 단계인데요. Repair공정에서는 Hot/Cold 공정에서 수선 가능으로 판정된 칩들을 수선하고, 수선이 끝나면 Final Test 공정을 통해 수선이 제대로 이루어졌는지 재차 검증하여 양/불량을 최종 판단합니다

Inking 공정은 불량 칩에 특수 잉크를 찍어 육안으로도 불량을 식별할 수 있도록 만드는 공정을 의미합니다. Hot/Cold Test공정에서 불량으로 판정된 칩, Final Test공정에서 재검증 결과 불량으로 처리된 칩, 그리고 웨이퍼에서 완성되지 않은 반도체 칩(Dummy Die) 등을 구별하는데요. 과거의 Inking 공정은 불량 칩에 직접 잉크를 찍었으나 현재는 Data만으로 양/불량을 판별할 수 있도록 처리하고 있습니다. 이렇게 처리된 불량 칩은 조립 작업을 진행하지 않기 때문에 조립 및 검사 공정에서 사용되는 원부자재, 설비, 시간, 인원 등의 손실 절감 효과가 있습니다.
Inking공정을 마친 웨이퍼는 건조(Bake)된 후, QC(Quality Control) 검사를 거쳐 조립공정으로 옮겨지게 됩니다.

전공정을 통해 완성된 웨이퍼의 반도체 칩은 낱개로 하나하나 잘라내는데, 이렇게 잘린 칩을 베어칩(bare chip) 또는 다이(die)라고 합니다. 그러나 이 상태의 칩은 외부와 전기신호를 주고받을 수 없으며, 외부 충격에 의해 손상되기 쉬운데요. 반도체 칩, 즉 집적회로(IC)가 기판이나 전자기기에 장착되기 위해선 그에 맞는 포장이 필요합니다. 이와 같이 반도체 칩이 외부와 신호를 주고 받을 수 있도록 길을 만들어주고 다양한 외부환경으로부터 안전하게 보호받는 형태로 만드는 과정을 ‘패키징(Packaging)’이라고 합니다.
패키징은 집적회로와 전자기기를 연결하고 고온, 고습, 화학약품, 진동/충격 등의 외부환경으로부터 회로를 보호하기 위한 공정입니다. 그렇다면 이렇게 중요한 패키지 공정의 단계에 대해 알아볼까요?

먼저, 웨이퍼를 낱개의 칩으로 분리해야 합니다. 웨이퍼에는 수백 개의 칩이 촘촘히 배열되어 있고, 각 칩은 스크라이브 라인(Scribe Line)으로 구분되어있는데요. 이 스크라이브 라인을 따라 웨이퍼를 다이아몬드 톱이나 레이저 광선을 이용해 절단합니다. 웨이퍼 절단 작업은 웨이퍼를 톱질하고 잘라낸다는 의미에서 ‘웨이퍼 소잉(Wafer Sawing)’이나, ‘다이싱(Dicing)’이라 불립니다.

절단된 칩들은 리드프레임(Lead Frame) 또는 PCB(Printed Circuit Board) 위에 옮겨집니다. 리드프레임은 반도체 칩과 외부 회로 간 전기신호를 전달하고, 외부 환경으로부터 칩을 보호, 지지해주는 골격 역할을 합니다.

반도체의 전기적 특성을 위해 기판 위에 올려진 반도체 칩의 접점과 기판의 접점을 가는 금선을 사용하여 연결하는 공정을 와이어본딩(Wire Bonding)이라고 합니다.

전통적인 와이어본딩 방식 외에 반도체의 속도를 향상시키기 위해 칩의 회로와 기판을 직접 볼 형태의 범프(Bump, 돌기)로 연결하는 패키징 방식도 있는데요. 플립칩(Flip Chip) 패키지라고 불리는 이 기술은 와이어본딩보다 전기 저항이 작고 속도가 빠르며, 작은 폼팩터(Form Factor) 구현을 가능하게 합니다. 범프의 소재로는 주로 금(Au) 또는 솔더(Solder, 주석/납/은 화합물)가 사용됩니다.

금속 연결 공정까지 끝나면 열, 습기 등의 물리적인 환경으로부터 반도체 집적회로를 보호하고, 원하는 형태의 패키지로 만들기 위한 성형(Molding) 공정을 거칩니다. 금선 연결까지 끝난 반도체 칩을 화학 수지로 밀봉하는 공정을 거치면 우리가 흔히 보는 반도체가 됩니다.

드디어 일상 생활 속에서 만나볼 수 있는 반도체의 모습이 완성되었습니다. 패키징 공정이 완료되면 반도체 제품의 최종 불량유무를 선별하는 패키지 테스트(Package Test)를 시행합니다. 이 테스트는 완제품 형태를 갖춘 후에 검사를 진행하기 때문에 ‘파이널 테스트(Final Test)’라고도 하는데요. 패키지 테스트는 반도체를 검사장비(Tester)에 넣고 다양한 조건의 전압이나 전기신호, 온도, 습도 등을 가해 제품의 전기적 특성, 기능적 특성, 동작 속도 등을 측정합니다. 또한, 테스트 데이터를 분석해 제조공정이나 조립공정에 피드백함으로써 제품의 질을 개선하는 역할도 합니다.

선폭 미세화를 통해 반도체의 성능을 향상시키는 데에 한계가 드러난 이유는 반도체의 선폭이 줄어들면서 동시에 반도체에 제공되는 전류를 효과적으로 통제하기가 어려워졌기 때문입니다.

선폭이 좁아지면서 회로간의 전류 간섭도 심해지게 되었습니다. 또한 누설전류, 곧 반도체의 통제에서 벗어나는 전류의 흐름이 많아지게 되었습니다.

반도체의 성능 향상의 대안으로 떠오르게 된 패키징 방식이 바로 현재 각광을 받고 있는 어드밴스드 패키징 즉 첨단 패키징이라고 할 수 있습니다. 어드밴스드 패키징은 서로 다른 반도체 다이 블록을 통합하여 하나의 칩셋으로 만드는 모든 기술을 총망라합니다. 여기에는 우리가 일전에 살펴보았던 칩렛도 속하고요. 또한 우리가 낸드플래시에서 자주 보이는 TSV(실리콘 관통 전극)을 활용한 적층기술도 속합니다. 일명 3D 패키징이라고 불리는 기술입니다.

3D 방식은 인터포저의 도움을 받지 않고, 로직 블럭과 메모리 블럭을 위로 쌓아 올리고 실리콘 관통 전극인 TSV로 서로를 연결함을 통하여 각 칩 간의 연결성을 한 단계 더 업그레이드 시킨 패키징 방식입니다.

아무리 인터포저의 대역폭을 향상하고, 소재를 혁신하고, 두께를 줄인다고 하더라도 결국에는 데이터가 인터포저라는 매개물을 통과하여 메모리로부터 로직 다이로 옮겨가는 구조이기 때문에 데이터 소실과 비효율이 발생할 수 있습니다. 게다가 인터포저가 감당할 수 없을 만큼 큰 대역의 데이터가 오가게 되면 2.5D 패키징도 비효율을 겪을 수밖에 없죠.

반도체 회사들은 이에 따라 무엇인가 매개물을 통해 데이터를 전송하는 방식이 아닌 칩 간에 직접적으로 데이터를 주고 받을 수 있는 방법을 고안하기 시작했습니다. 고민 끝에 등장한 대안으로 각 칩 다이를 수직으로 쌓아 올리고, 이를 관통전극인 TSV로 직접 연결하는 방법을 고안하게 되었습니다. 이것이 바로 3D 패키징입니다.

2.5D 패키징으로도 퍼져 있던 여러 칩 다이들을 인터포저 안에 한데 묶어 패키징 함을 통하여 칩셋 전체의 크기를 줄일 수 있지만 3D 패키징을 통해 횡으로 배치되었던 칩 다이들을 모두 적층하여 쌓아 올리기 때문에 칩의 크기를 더욱 작게 줄일 수 있습니다. 이 외에도 3D 패키징에는 여러 가지 장점들이 존재하는데요. 잠시 살펴보면 3D 패키징은 칩의 높은 성능을 담보할 수 있습니다. 이는 다양한 칩을 수직으로 적층함을 통해 연결 거리를 좁히고 높은 밴드폭을 제공할 수 있기 때문입니다. 높은 밴드폭을 제공하는 이유는 고감도 인터커넥트 기술을 통하여 데이터를 여러 비트로 나누어 전송함을 통해 대역폭을 높일 수 있기 때문입니다.

2.5D 패키징은 여러 개의 반도체 칩 다이를 수평으로 붙여서 단일 패키지에 통합하는 패키징 기술입니다. 이 때, 다이는 개별 칩이며, 각각의 다이는 독립적으로 제조되고 테스트됩니다. 2.5D 패키징이 3D 패키징과 다른 점은 각각의 칩 다이를 특별한 기판인 인터포저(Interposer) 위에 배치한다는 점입니다.

다이오드 동작 특성 실습

전자공학과 학생 — Tue, 26 Mar 2024 19:35:21 +0900

https://m.blog.naver.com/haneham/221262632249

다이오드 시험 1 - 정류(일반) 다이오드 이해 및 측정

다이오드 시험 다이오드란? 다이오드란 전압을 일정한 방향으로 인가했을때만 전류가 흐르는 정류작용을 하...

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figure 3.11 a

fig 3.18

짱쉬운 LTspice 강의 6강 - LTspice로 반파정류기, 제너다이오드, 전파정류기 구현하기

전자공학과 학생 — Mon, 25 Mar 2024 02:06:53 +0900

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짱쉬운 LTspice 강의 5강 - IV 커브 그리기, 가변 소자값 시뮬레이션

설치링크 무료 회로설계 툴 LTspice 최신버전 다운로드, 단축키, 튜토리얼, 화면 확대 스크롤 방향 변경 LTspice 설치 링크 https://www.analog.com/en/lp/002/tools/ltspice-simulator-kr.html LTspice | Analog Devices www.analo

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이제 기본적인 설정 방법은 모두 익혔기 때문에 다양한 회로를 영상을 보며 실습해 봅시다!

이번 시간에는 반파정류기, 전파정류기, 제너다이오드를 실습해 볼거에요.

영상과 사진, 제가 올린 파일을 참고해서 따라해 보세요!

반파정류기

다이오드에 흐르는 전류를 plot해보자.

이상적인 제너다이오드

상용 제품 제너다이오드 EDZV6.2B

상용 제품

EDZV6.2B - Data Sheet, Product Detail | ROHM.com

www.rohm.com

현재는 x축이 V1이다.

시뮬레이션 창 x축 우클릭 V1에서 V(vo)로 변경

이상적인 제너다이오드

zener.asc

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전파정류기 실습

fullwave.asc

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클리퍼 회로

clipper.asc

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참고자료

반파 정류기와 전파 정류기(Half- & Full-Wave Rectifier)에 대해 완벽하게 알아보자

이 글은 다이오드 회로에서의 네번째 진도입니다. 이번 진도는 대신호 해석이 주(main)가 됨으로 이해하는데에 어려움이 있다면 아래 링크를 통해 참고 바랍니다. 2021.10.02 - [회로 관련 전공/회로

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짱쉬운 LTspice 강의 5강 - IV 커브 그리기, 가변 소자값 시뮬레이션

전자공학과 학생 — Mon, 25 Mar 2024 00:56:33 +0900

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짱쉬운 LTspice 강의 4강 -RLC 필터 직렬 회로 설계 , 전자회로 실습

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IV 커브 그리기! ⚡

자 오늘은 IV커브를 그려볼 거에요. 반도체 업계에서 매우 자주 쓰이는 IV 곡선!! ltspice로 그리기 오늘 배워보겠습니당.

먼저 DC sweep 을 사용해야 해요. 단축키 A로 Configure Analysis 창을 열고 DC sweep 로 들어가요.

V1 이름의 전압원을 선형적으로 -10부터 10까지 0.1씩 증가한다는 뜻이에요. x축에 V값이 들어가겠죠?

자 위와 같이 회로를 구성해보고 시뮬레이션을 실행해서 IV 커브를 확인해 볼까요?

부품 값 변수 지정

자 이번에는 저항값의 변화에 따라 IV 커브의 변화를 확인해볼게요.

부품의 값을 상수 10 대신에 변수 X 로 지정하여 대입하는 방식도 가능해요.

R1 값을 X로 정의했어요. { } 사이에 변수를 대입하면 돼요.

변수는 여러개 정의가 가능하고, { X + 2*Y } 이런식으로 연산도 가능해요

그리고 변수에 값은 단축키 .을 눌러 Text 박스 안에 .param X((변수명)) 1k((값))를 기입해요.

시뮬레이션 시작!

가변 소자값 시뮬레이션

자 이번엔 변화하는 부품 Value값에 따른 결과를 시뮬레이션해볼게요.

.step param X list 10 15 30 100

.step param X 이후에 list 값1, 값2, 값3 라고 쓰면 내가 작성한 값들을 직접 지정해 줄 수 있어요.

.step param X 1 100 1

위와 같이 쓰면 1부터 100까지 1씩 증가한 값을 확인해 볼 수 있어요.

즉 값을 1 부터 100 까지 1단위로 가변한다는 의미에요.

아래는

응용 버전!

다이오드의 IV커브 곡선을 확인할 수 있어요 ㅎㅎ

이번엔 실제 다이오드를 추가해 볼게요.

단축키 P를 누르고 1SS294를 검색해서 추가해요.

그리고 IV커브를 확인해 볼게요.

온도에 따른 다이오드 IV 커브 특성 확인해보기

자 이제 같은 원리로 온도의 영향을 확인해보기 위해 위의 예를 확장해볼까요?

아래는 다이오드 방정식입니다.

다이오드 방정식을 보면 $V_T$와 $I_s$가 모두 온도의 함수이므로, 우리는 실온보다 더 높은 온도에서 전류가 더 빨리 상승할 것이라는 것을 예측할 수 있어요. 그 순서대로 다이오드는 더 빠르게 스위칭 할 것도요.

자 보시면 빨간색이 85도 파랑이 25도 연두가 -40도입니다!

참고자료

LTspice Lesson 1: Generating IV curves

Kashif Javaid “Never perform a measurement or simulation without first anticipating the results you expect to see.” ~Eric Bogatin’s Rule # 9 Learn these spice commands: .dc .param…

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LTspice DC Sweep을 이용한 MOSFET 동작영역 확인

안녕하세요 배고픈 노예입니다. LTspice의 중요한 기능중 하나인 DC Sweep을 통해 MOSFET의 동작영역을 확인해 볼겁니다. LTspice 회로 구성 LTspice 상단에 위치한 "Component"를 클릭하여 nmos, voltage source를

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짱쉬운 LTspice 강의 4강 -RLC 필터 직렬 회로 설계 , 전자회로 실습

전자공학과 학생 — Sun, 24 Mar 2024 14:57:12 +0900

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짱쉬운 LTspice 강의 3강 - RC 직렬, 병렬 전자회로 시뮬레이션 / 양단 전압 전류 측정 방법

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오늘은 RLC 회로 실습을 해볼게요.

먼저 이글은 아래 블로거 님의 이론, 실습 과정을 참고해 쓴 글입니다.

이론 링크는 아래 글을 참고해 주시고요.

[전자 회로 실험] #2-(1). RLC 회로 설계하기 (RLC 필터)

본 실험에서는 직렬 RLC 회로를 설계해보고 RLC 회로에서 Overdamping과 Underdamping이 되는 조건을 알아보겠습니다. 또한, 직렬 RLC 회로의 전달함수를 구하고 전달함수의 주파수에 따른 위상과 크기 특

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먼저 필터란 뭘까요?

인덕터는 교류 회로의 주파수가 낮을수록 전류를 잘 통과시키고, 커패시터는 교류 회로의 주파수가 높을수록 전류를 잘 통과시켜요.

이러한 주파수 특성때문에, 인덕터와 커패시터는 전기신호의 원하는 주파수를 걸러내거나 원하지 않는 주파수의 전류를 막는 역할을 할 수 있어요.

저역통과 필터 (Low-pass filter: LPF)
낮은 주파수는 통과시키고, 높은 주파수는 저지시킵니다.

고역통과 필터 (High-pass filter: HPF)
높은 주파수는 통과시키고, 낮은 주파수는 저지시킵니다.

이번 실험에서 가장 중요한 사진이에요.

https://ing-s.tistory.com/14

위와 같이 저항, 인덕터, 커패시터로 이루어진 회로를 RLC 회로라고 해요.

위 회로에 각 소자에 걸리는 전압, 전류를 KVL을 이용해 미분방정식을 세워볼게요.

$$ -V+L\frac{di}{dt}+iR+\frac{1}{C}\int idt=0$$

양변을 시간에 대해서 미분하면

$$L\frac{d^2i}{dt^2}+R\frac{di}{dt}+\frac{1}{C}i=0$$

미분방정식을 특성방정식의 꼴로 바꾸면

$$s^2+2\alpha s+\omega _0^2 = 0$$

$$\alpha = \frac{R}{2L}$$

$$\omega _0 = \frac{1}{\sqrt{LC}}$$

여기서 $\alpha$는 감쇠지수, $\omega _0$는 고유 진동수를 나타내요

이때 $\alpha$와 $\omega _0$ 에 따라 해가 달라지게 돼요.

감쇠계수  $\alpha$가 공진 주파수  $\omega _0$ 보다 작을 경우에 Underdamped
감쇠계수  $\alpha$와 공진 주파수  $\omega _0$ 가 같을 경우에 Critically Damped
감쇠계수  $\alpha$가 공진 주파수  $\omega _0$ 보다 클 경우에 Overdamped

실습과정은 아래에 있어요.

[전자 회로 실험] #2-(2). RLC 회로 설계하기 (RLC 필터)

RLC 회로 설계에 대한 배경 지식은 이전의 포스팅을 참고해주시기 바랍니다. [회로 설계/전자 회로 설계] - [전자 회로 실험] #2-(1). RLC 회로 설계하기 (RLC 필터) 사전 실험 앞서 설명한 실험에 대한

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위 글에서 실습과정은 pspice로 이루어졌는데 저는 ltspice를 사용해서 실습을 해볼게요.

감쇠계수 $\alpha$가 공진 주파수 $\omega _0$ 보다 작을 경우에 Underdamped

$$\alpha = \frac{R}{2L}$$

$$\omega _0 = \frac{1}{\sqrt{LC}}$$

$$감쇠계수 \,\alpha\, <\, 공진 주파수\, \omega _0 \, 이니까\,위\,값을 \, 대입하면 $$

$$\frac{R}{2L} \,<\, \frac{1}{\sqrt{LC}} 이고 \, 양변에\, \sqrt{LC} \, 을 \, 곱하면 $$

$$\frac{R}{2}\sqrt{\frac{C}{L}}\, <\, 1$$

이를 만족하도록 소자의 값을 R = 5k[Ohm], L = 100mH, C = 1nF 으로 설정하여 Simulation 해준 결과는 다음과 같아요.

감쇠계수 $\alpha$가 공진 주파수 $\omega _0$ 보다 클 경우에 Overdamped

$$\frac{R}{2}\sqrt{\frac{C}{L}}\, >\, 1$$

위의 조건에 맞게 R = 30k[Ohm], L = 100mH, C = 1nF 으로 설정을 하여 Simulation

감쇠계수 $\alpha$와 공진 주파수 $\omega _0$ 가 같을 경우에 Critically Damped

rlc.asc

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아래 링크에 가면 실시간으로 직접 실습해볼 수도 있어요.

참고자료

[전자 회로 실험] #2-(2). RLC 회로 설계하기 (RLC 필터)

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LC 필터 - 자바실험실

인덕터는 교류 회로의 주파수가 낮을수록 전류를 잘 통과시키고, 커패시터는 교류 회로의 주파수가 높을수록 전류를 잘 통과시킵니다. 이러한 주파수 특성때문에, 인덕터와 커패시터는 전기신

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RLC 직렬 회로 - 자바실험실

RLC 직렬 회로 저항(R)-인덕터(L, 코일)-커패시터(C, 축전기)가 직렬로 연결된 회로를 생각해 봅시다. 매순간 회로에 흐르는 전류는 회로의 어디서나 같습니다. (매우 중요하니, 꼭 기억해 둡시다.)

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RF 회로개념 - Filter 참고링크

전자공학과 학생 — Sun, 24 Mar 2024 13:54:10 +0900

http://www.rfdh.com/bas_rf/begin/filter.php3

RF 회로개념 잡기 - PART 6 ▶ ▶ Filter (여파기)

RF 수동회로의 꽃 Filter ! RF 시스템 전반에 걸쳐 가장 많이 사용되는 회로중 하나이며, 매우 다양한 종류와 형태로 구현되는 이 filter란 놈은 언뜻 보면 그리 복잡할 거 없는 단순한 녀석처럼 보입

www.rfdh.com

http://www.rfdh.com/bas_rf/beginer.htm

초보만세

www.rfdh.com

짱쉬운 LTspice 강의 3강 - RC 직렬, 병렬 전자회로 시뮬레이션 / 양단 전압 전류 측정 방법

전자공학과 학생 — Sat, 23 Mar 2024 22:18:23 +0900

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LTspice 2강 - pulse파의 이해와 RC회로 충방전 실습

이전 글 LTspice 1강 - 기본 논리회로 실습하기 ltspice를 배우고 있는데 한국어로 된 자료가 많이 없어서 3학년 학부생이지만 기록 겸 튜토리얼을 써보고자 합니다. 먼저 아래의 동영상을 토대로 실

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이번 시간에는 RC 직병렬 회로 시뮬레이션을 해볼게요.

RC 직렬 시뮬레이션

먼저 RC 직렬 시뮬레이션을 해봅시다.

R, C, V, G와 W 단축키로 다음과 같이 만들어줍니다.

노드 이름 붙이는 방법은 단축키 N누르고 원하는 이름 a 누른 후에 원하는 위치에 붙여주면 돼요.

저항 4.7k 커패시터 0.01u

전압원 우클릭 후 다음과 같이 설정해주면 돼요.

LTspice 양단 전압 전류 측정 방법

마지막으로 저항의 전압을 측정해볼 건데요,

R에 걸리는 전압을 측정하려면 어떻게 해야 할까요?

전압 프로브 2개를 각각 저항 왼쪽 오른쪽에 찍어주면 되겠죠.

시뮬레이션 창에서 원하는 위치에서 우클릭 하고 Mark Reference 누르면 프로브 모양이 생겨요.

이 상태에서 오른쪽 b 노드에 전압을 찍어주면 ab 양단 전압이 측정됩니다.

최종적으로는 다음과 같은 값들을 측정했어요

V(a) 전원 전압
V(b,a) 저항 전압
V(b) 커패시터 전압
I(V) 전원 전류

커패시터 전압 은 전원 전류 (= 커패시터 전류=저항 전류) 보다 위상이 90도 (1/4 주기) 뒤져 있음
저항 전압 은 전원 전류 와 위상이 같음
저항 전압 은 전원 전압 보다 위상이 앞서 있음
커패시터 전압 은 전원 전압 보다 위상이 뒤져 있음
전원 전압은 전원 전류 보다 위상 뒤져 있음

rc직렬.asc

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RC 병렬 시뮬레이션

같은 방식으로 RC 병렬 회로 시뮬레이션을 실행합니다.

V(a) 전원 전압
I(V1) 전원 전류
I(R1) 저항 전류
I(C1) 커패시터 전류
전원 전압 (=커패시터 전압=저항 전압)은 커패시터 전류 보다 위상이 90도 (1/4 주기) 뒤져 있음
커패시터 전류 는 전원 전류 보다 위상이 앞서 있음
저항 전류 는 전원 전류 보다 위상이 뒤져 있음
저항 전류 는 전원 전압과 위상이 같음
전원 전류 는 전원 전압 보다 위상이 앞서 있음

rc 병렬.asc

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아래 링크에 가면 실시간으로 직접 실습해볼 수도 있어요.

인덕터와 커패시터 2 - 자바실험실

교류 전류는 인덕터(코일, Inductor)가 촘촘할수록 통과하기 어렵습니다. 인덕터(코일)는 도선을 감아서 만든 부품입니다. 직류 전류를 흘릴 경우에 인덕터는 순수한 도선으로만 작동합니다. 이 인

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인덕터와 커패시터 3 - 자바실험실

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참고자료

http://contents.kocw.or.kr/KOCW/document/2015/hankyong/yoodongsang/04.pdf

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짱쉬운 LTspice 강의 2강 - pulse파의 이해와 RC회로 충방전 전자회로 실습

전자공학과 학생 — Sat, 23 Mar 2024 19:40:47 +0900

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펄스파의 이해

https://blog.naver.com/PostList.naver?from=postList&blogId=09_october&categoryNo=90&parentCategoryNo=90&currentPage=2

출처 https://blog.naver.com/09_october/220711671195

먼저 Pulse파의 이해가 필요해요. 이 내용은 위 블로그 링크에 잘 정리되어 있어요. 제가 다시 정리해보자면,

PULSE (V1 V2 Tdelay Trise Tfall Ton Period Ncycles)

V1 - Vinitial[V]
Voff로, 시작할 때의 전압과 pulse가 off 일 때의 전압을 설정
V2 - Von[V]
pulse가 On일 때의 전압을 설정
Tdelay
Pulse 발생전에 딜레이 시간 설정
Trise[s]
pulse가 off 에서 on 전압으로 될 때까지의 걸리는 시간
예를 들어 1s 로 설정하면 1초동안 선형적으로 증가
0을 설정하면 default 값으로 0으로는 되지 않는다. 0으로 설정하고 싶을 때는 zero에 가장 가까운 값을 설정
Tfall[s]
Trsie의 반대로 pulse가 on에서 off로 되기 까지의 시간
마찬가지로 1s로 설정하면 선형적으로 감소
zero에 관련된 설정값은 Trise와 같다.
Ton[s]
pulse의 On 상태의 시간이다. pulse 폭이라고도 함
Tperiod[s]
pulse 주기를 나타내는 시간
Ncycles
발생할 pulse cycle 수를 설정
설정하지 않거나 0을 설정하면 pulse는 계속 발생

자 그럼 이 사진에 적용해서 해석해 보면

PULSE(0 2.5 0 0 0 0.5m 1m)이고

pulse가 On일 때의 전압은 2.5V이고 pulse의 On 상태의 시간은 0.5ms이고 pulse 주기는 1ms에요.

설정한대로 정확히 나오는 것을 볼 수 있어요.

RC회로 실습

다음으로 간단한 RC 회로를 만들어서 구형파 (Square Wave) 입력에 대한 응답을 살펴보겠습니다.

자 전압원은 오른쪽 클릭해서 위에 설명한 것처럼 설정해주면 되고,

저항은 15k 커패시터는 5.6나노패럿 (5.6nF)으로 설정해 주면 돼요.

.tran 4ms은 4ms동안 시뮬레이션을 실행한다는 뜻이에요. 아래처럼 입력하면 돼요.

이후에 저항을 가운데 두고 왼쪽의 Vin 값과 오른쪽의 Vout 값을 찍어보면 완성!

아래 링크에 가면 실시간으로 직접 실습해볼 수도 있어요.

인덕터와 커패시터 - 자바실험실

왜 인덕터에서는 전류가 서서히 증가할까요? 전류가 인덕터를 통해 흐르기 시작하면 인덕터 주변에 자기장이 생성됩니다. 이 자기장의 변화로 인해 기전력이 생성됩니다. 이 기전력의 방해로

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참고자료

http://contents.kocw.or.kr/KOCW/document/2015/hankyong/yoodongsang/02.pdf

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짱쉬운 LTspice 강의 1강 - 기본 논리회로 실습하기

전자공학과 학생 — Sat, 23 Mar 2024 19:01:08 +0900

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LTspice로 기본 논리회로의 동작을 테스트해볼게요.

먼저 and, or, not, xor소자를 배치해주고 두개의 전압원을 배치해줄게요.

1. Component, Wire 그리기

wire W
volt V
component P 단축키
search에서 검색
순서대로 and, or, inv, xor 붙이기

2. Output Port 삽입

단축키 N 누르기 - Net name

Port Type: Output
이름: V1_AND_V2 입력

한번에 싹다 붙이고 하나씩 이름 수정
Port 오른쪽클릭하면 이름 변경 가능

3. 전압원 Pulse파로 설정

위 V1 우클릭시 이름 변경

아래 V 우클릭시 전압 값 변경

아래 우클릭 후 PULSE(0 5 0 5ns 5ns 10ms 20ms)
V2에는 PULSE(0 5 0 5ns 5ns 20ms 40ms) 복붙

4. 시뮬레이션 설정

단축키 . (점) 눌러서 .tran 120ms 작성 혹은
메뉴탭에 .ac버튼 > Transient > Stop time: 120ms

5. 시뮬레이션 실행

먼저 V1 윗부분 찍고

단축키 B 누르고 V2 윗부분 찍고

다시 B 누르고 and 왼쪽 찍기

그래프를 보면 두개의 펄스파의 교점 부분에 빨간색 부분이 1로 신호가 나오는 것을 볼 수 있어요.

Backspace누르고 빨간색 파형 누르면 지워지고 다시 Esc누르고 nor 왼쪽 클릭하면 다른 조합회로 값들도 확인해 볼 수 있어요.

다른 소자도 한번씩 돌아가면서 테스트해보세요! ㅎㅎ

논리회로.asc

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참고자료

논리 회로(Logic Gate) - 자바실험실

논리 회로(Logic Gate) 컴퓨터에서 사칙 연산은 논리 회로가 담당하고 있다. 논리 회로가 작동하기 위해 모든 숫자는 이진수로 변환한다. 이진수는 숫자 '1'과 '0'으로만 이루어진 숫자 체계이다. 일

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